4抽头直接FIR滤波器

　　系数为{－1，3，75， 3.75，-1}的滤波器的VHDL设计如下：

　　这一设计是对图中直接FIR滤波器结构的文字解释，这种设计对对称和非对称滤波器都适用。抽头延迟线每个抽头的输出分别乘以相应加权的二进制值，再将结果相加。对应脉冲10的滤波器脉冲响应y如图2所示。注意：MaxPlusll是以无符号数显示-10的，也就是256-10＝246。

　　图1 直接形式的FIR滤波器

　　图2 脉冲输入为1O时FIR滤波器的VHDL仿真结果

　　有3种显而易见的措施可以改进这一设计：

　　（1）用优化CSD码实现每个滤波器系数。

　　（2）通过流水线来提高有效的乘法器速度。输出加法器应该安排在流水线平衡树中。如果系数被编码成“2的幂”形式，流水线乘法器和加法器树就可以合并。流水线技术具有较低的成本，这是因为通常不应用La寄存器的缘故。如果在树中相加项的数目不是“2的幂”形式，可能还会需要少量额外的流水线寄存器。
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