同步DRAM的信号

　　作为4M字×16位×4块（156M位）结构的SDRAM的例子，日立的HM5225165B的引脚配置与框图分别如图2及图3所示。

　　图2 HM5225165B的引脚配置

　　图3 HM5225165B的框图

　　接着，我们针对这些信号进行简单的说明。
 
　　1.  A0～A12（地址）
 
　　这是地址总线，与异步DRAM相同分为行地址与列地址。当赋予行地址时，使用A0～A12；当赋予列地址时，使用A0～A8（列地址时的A9～A12为无效），一页具有512字（Word），而且由于具有4个存储体，所以在同一行地址可以访问2K字的区域。

　　A10也作为指令被应用，是比较特殊的引脚。当进行读／写操作时，在赋予列地址的时候，A10成为是否进行自动预充电操作（后述）的选择信号的输人引脚。HM5225165B不利用A10作为列地址，但相同容量的16M字×4位×4块结构的HM5225405B则利用列地址A0～A9以及A11共计11位，A0为指定自动预充电。
 
　　另外，同步DRAM具有模式寄存器，可以进行突发传输操作的设定以及CAS延迟（发出读指令后，数据被输出前的时钟数）的指定等，指定时，为了进行寄存器值的设定，A0～A12以及BA0，BA1被利用。

　　2.  BA0、BA1（存储块地址）
 
　　HM5225165内部被分割为4个存储块，各个存储块可独立进行操作。例如，它可以采用这样的方法进行访问，即为一个存储块提供行地址后，再为其他的存储块提供其他的行地址，然后再返回初的存储块，提供列地址从而进行访问。
 
　　利用BA0、BA1指定存储块，双方都是低电平时，存储块0被选择；当BA0是高电平而BA1为低电平时，存储块1被选择；相反，BA0是低电平而BA1是高电平时，存储块2被选择；当双方都是高电平时，存储块3被选择。
 
　　3.  CLK（时钟输入）
 
　　这是时钟输人信号。所有的信号输入输出都是与该时钟的上升沿同步进行的。

　　4.  CKE（时钟使能）
 
　　这是决定下一周期的时钟是否有效的引脚，一般保持在高电平状态，但加人到省电模式及自刷新中时，可将其设置为低电平，以使系统处于非操作状态。
 
　　5.  CS（片选）
 
　　这是片选输入信号。当该引脚无效（成为高电平）时，输入信号被忽略。内部操作（存储块激活及突发操作）本身即使当CS处于高电平状态时，也将被执行。
 
　　当该引脚有效（成为低电平）时，所赋予的控制信号及地址等是有效的。
 
　　6.  RAS、CAS、WE
 
　　虽然名称本身与以前的异步DRAM相同，在某种程度上感觉是在异步DRAM中的处理方式，但功能上具有相当大的差别，它采用结合3条信号线指示操作的方法，详细说明将在后面进行。
 
　　7.  DQMU／DQML（DQ Mask High／Law）
 
　　利用该信号进行数据位的屏蔽，DQMU对应于DQ8～DQ15，DQML对应于DQ0～DQ7。读操作时，如果该信号为高电平，则数据位被屏蔽，输出缓冲器变为高阻抗状态，不能进行数据输出。写操作时，如果该信号为高电平，则不能向相应位的内部存储器单元进行写入。如果该信号为低电平，则读操作时DQn被驱动，写操作时可向内部单元进行写人操作。
 
　　8.  DQ0～DQ15（数据）
 
　　这是数据输人输出引脚，DQ0～DQ7是低位字节，DQ8～DQ15为高位字节，分别通过DQML及DQMU进行存取屏蔽，因此可以以8位为单位进行输人输出。

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