同步管道突发式SRAM的各种信号

　　CY7Cl347B所具有的各种信号及其意义如下所述，基本上各种信号都是在时钟（CLK）信号的上升沿被采样的。

　　1.  A0～A16（地址）
 
　　这是地址输入。CY7C1347B的数据具有36位，这是每8位数据＋1位验证的结构，共有4字节大小。由于普通的处理器是以8位为单位进行输人输出的，所以一般都是A0连接CPU的A2、A1连接A3这样的形式。 
 
　　突发传输时，根据内部的突发式计数器，A0与A1被自动更新。异步SRAM的情况下，由于只要能从写入的地址中读出数据即可，所以地址引脚即使颠倒连接也不会出现问题。但是在同步管道突发式SRAM的情况下，如果A0及A1引脚颠倒连接，则在突发传输中将出现异常，因此一定要明确地将A0作为LSB使用。
 
　　2.  BW0～BW3（Byte Write Select）
 
　　这是1字节（实际上为9位）的数据写控制信号。时钟上升时，当BWE信号有效（低电平）日寸，其中对应于有效（已成为低电平）信号字节部分的数据将成为要更新的对象。BW0对应于LSB一端（DQ0～DQ7及DP0），BW3对应于MSB一端（DQ24～DQ31及DP3）。
 
　　3.  GW（Globle Write Enable）
 
　　BWn是以1字节为单位的写入控制，而GW是汇集4字节（正确地说为36位）进行写入的信号，是低电平激活信号。
 
　　GW有效时，BWn及BWE是无效的。

　　4.  BWE（Byte Wirte Enable）
 
　　这是用于控制BWn使能与禁止的信譬，如果在时钟沿上为低电平，则BWn为有效。
 
　　5.  CLK（Clock Inpat）
 
　　这是存储器的操作标准时钟，控制信号、地址等的提取以及数据的输人输出都是与时钟的上升沿同步进行的。
 
　  6.  CE1（Chip Enable 1）
 
　　这是低电平激活的Chip Enable信号。如果CE2及CE3全部有效，则器件被选择。
 
　　CE1也作为ADSP的屏蔽信号使用，如果CE1无效，即使ADSP有效，内部也不锁存地址。
 
　　7.  CE2（Chip Enable 2）
 
　　这是高电平激活的Chip Enable信号，如果CE1及CE3全都有效，则器件被选择。
 
　　8.  CE3（Chip Enable 3）
 　
　　这是低电平激活的Chip Enable信号，如果CE1及CE2全都有效，则器件被选择。
 
　　9.  OE（Output Enable）
 
　　这是与低电平激活的时钟信号异步的输人信号，当希望读取数据时，使OE有效。OE虽然是异步输人，但从其内部框图可以看出，通过时钟同步的Chip Select（片选）以及WEn信号等，可对OE进行屏蔽。
 
　　由于写操作的方向具有优先权，所以OE即使保持有效，在进行写操作时也会自动地关闭输出缓冲器。

　　10.  ADV（Advance）
 
　　这是对应于突发传输，指示“下一地址”的信号。如果在时钟的上升过程中ADV有效，则突发式计数器变为使能状态，自动生成下一地址。
 
　　突发传输时的地址递推方式（称为burst order或burst sequence，突发顺序）从大方面分为交叉存取突发顺序和线性突发顺序两种。所谓的交叉存取突发顺序就是将初地址的下一地址位0（A0）反相，然后再将其下一地址位1和位0反相，位0反相。而线性突发顺序是以位0／1按照00→01→10→11的顺序推进的。各种突发顺序整理如表所示。

　　表 突发顺序

　　当地址的低位2位为“00”时，虽然无论哪种方式都进行相同的操作，但顺序却是不同的。例如，当从“01”开始时，交叉存取突发顺序为01→00→11→10，而线性突发顺序为01→10→11→00。
 
　　80486以及奔腾系列等Intel的处理器采用交叉存取突发顺序，而其他的RISC系列的微型计算机等采用线性突发顺序。
 
　　11.  ADSP（来自处理器的地址选通）
 
　　如果ADSP在时钟沿有效，则A0～A16将被锁存于地址寄存器及突发式计数器中。由框图我们可以知道，GW及BWn等写信号在ADSP有效的时钟沿上是无效的，WE及写数据快也要在ADSP的下一个时钟中赋予。例如，在进行写回高速缓存（WriteBack Cache）操作的情况下，CPU在进行写操作的时候，会暂时将缓存的内容写出（从缓存进行读操作）主存储器，然后为了将CPU所读出的数据写人，在来自CPU的存取中一般都只暂时锁存地址。
 
　　ADSC对于地址锁存也具有相同的功能，但它并不屏蔽写人相关的控制信号。由于是控制器进行的操作，因此同时确定地址可以争取一个时钟的时间。

　　12.  ADSC（来自控制器的地址选通）
 
　　与ADSP相同，如果在时钟沿ADSC有效，则A0～A16以及GW和WE信号将被锁存于地址寄存器和突发式计数器中。

　　13.  ZZ（Sleep）
 
　　这是异步的高电平激活的输入。如果该引脚成为高电平，则处于断电状态，功耗变小。一般都设置为低电平使用。在台式计算机中同步管道突发式SRAM的功耗对整体具有很大的影响，所以大多数的情况是一直设置为低电平进行使用。

　　14.  DQ0～DQ31、DP0～DP3（双向数据输入输出线）
 
　　这是数据总线，其中DQ0～DQ7与DP0、DQ8～DQ15与DP1、DQ16～DQ23与DP2以及DQ24～DQ31与DP3分别成对。
 
　　当在时钟沿上芯片使能（CE0、CE1、CE2都有效）以及与写操作相关的信号（GW及BWn、BWE）全都无效时，如果OE有效，则操作是对存储器单元的访问，2个时钟后将输出数据。
 
　　如果在时钟沿上芯片使能，写信号有效，则DQn、DPn为输人，数据将与下一个时钟沿同步被提取到内部的锁存器中，进而在下一个时钟写入存储器单元。

　　15.  MODE（突发顺序选择）
 
　　这是为了进行突发顺序的选择。如果与GND连接则选择为线性突发顺序；如果是VSSQ引脚及开放状态则是交叉存取突发顺序被选择。为了根据处理器的种类决定通过哪种模式进行操作，一般都将该引脚的状态提前固定，禁止在器仵操作过程中更改该引脚的状态。

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