SHAM时序的解析

 　　在CY62128数据手册的时序图中，OE读控制操作、CE写控制操作以及WE写控制操作的时序分别如图1至图3所示。其各种时序规定如表所示。

　　图1 OE读控制操作的时序

　　读操作的时序规定
 
　　读操作的时序规定如下所述。
 
　　1.  tAA（Address to Data Valid）
 
　　该时间值在图中未出现，它是指从指定地址到确定数据所需要的时间。CY62l28中的tAA与下一个tACE相同，可以作为一个值来进行处理。

　　图2 CE写控制操作的时序

　　2.  tLACE
 
　　tACE是来自CE1／CE2的存取时间。从CE1和GE2全都为有效的状态开始，经过tACE时间，需要确定I／O引脚的数据。在读时序中，需要注意存取时间存在两个，除tACE之外还包括下一个将要说明的来自OE的存取时间（tDOE），数据的确定要遵循tACE和tDOE中较迟的那个时序。
 
　　例如，CY62128-55的tACE为55ns，tDOE为20ns，在地址被指定的同时，当CE1，CE2和OE全部同时有效时，由tACE的55ns确定时序。如果地址及CE1／CE2在OE前35ns以上被确定，则OE有效20ns以后，数据被确定。

　　图3 WE写控制操作的时序

　　3.  tDOE
 
　　这是从OE有效到确定数据所需要的时间。曾在讲解tACE时接触过，实际数据的输出时序是由tAA、tACE和tDOE之中慢的一个时序来决定的。
 
　　4.  tLZOE
 
　　从DE有效到确定数据所需要的时间是tDOE，但从DE有效到I／O被开始驱动的时间是tLZOE。因为CY62128-55的tLZOE为0ns（min），所以一旦OE有效，则可能会立即输出某些数据。

　　表 时序规定

　　5.  tLZCE
  
　　tLZOE相同，这是从CE1及CE2开始有效到I／O引脚被开始驱动的时间。CY62128的该时间为5ns。
  
　　6.  tHZOE
 
　　如果OE无效，则输出缓冲器变为禁止，I／O引脚为高阻抗状态，tHZOE就是成为这种状态所需要的时间。因为CY62128-55的该时间为20ns，因此，即使OE无效，在20ns左右的时间内，I／O引脚也仍然处于被驱动的状态。
 
　　7.  tHZCE
 
　　与tHZOE相同，如果使CE1／CE2无效，I／O引脚也将为高阻抗状态，这一过程所需要的时间就是tHZCE。CY62128－55的tHZCE为20ns（max），与tHZOE值相同。
 
　　8.  tRC
 
　　这是对读操作一个周期的时间规定。由于tAA及tACE值为值，所以，一般认为在实际的设计中不会低于该莎RC时间，但是需要注意不要产生未满足莎RC规定的读周期。
 
　　9.  tPU／tPD
 
　　如果CE1／CE2一起有效后处于选择状态，则SRAM将处于操作状态，损耗电流变大（加电）；反之，如果CE1／CE2一起无效，则成为待机状态，损耗电流变小（断电）。tPU／tPD表示该加电／断电的时间，tPU为0，tPD为55ns。
 
　　在处于选择状态的同时开始有较大的电流，即使结束选择状态，55ns以内也会持续消耗电流。所以在设计电源切换电路时需要对此加以注意。
 
　　还有一点需要注意，尽管在图中没有表示，但如前所述，CE1和CE2的电压水平会使损耗电流发生较大的改变。
 
　　CE写控制操作的时序规定
 
　　CE写控制操作的规定比读操作的规定要稍微麻烦些，读操作只是等待确定各种信号，而写操作则与之不同，如果不满足地址及数据的建立／保持时间以及写操作的时间等，SRAM将不能正确接收地址及数据。
 
　　1.  tSA
 
　　与读操作时不同，当进行写操作时，在CE1／CE2有效的过程中，地址必须被指定，所需要的时间就是tSA。CY62128的tSA为0，所以不能反向运行，也就是说在CE1／CE2有效的瞬间之后，地址不改变即可。

　　2.  tHA
 
　　这是写操作时从CE1／CE2无效到可以让地址改变成其他状态所需要的时间。也是因为CY62128的该时间为0，因而不可反向运行。
 
　　3.  tSD／tHD
 
　　在CE1／CE2无论哪个信号无效的过程中，输入到I／O引脚的数据被写人到存储器内部9此时．在写人之前所需要的确定数据的时间就是LSD（数据建立时间）；而在信号无效之后数据所必须保持的时间就是tHD（数据保持时间）。CY62128-55的这两个时间分别为25ns和0ns，也就是说，CY62128-55需要在CE1或CE2无效的25ns之前确定数据，需要保持数据一直到信号无效。
 
　　4.  tSCE
 
　　tSCE是规定从CE1／CE2双方有效之后到任意一方无效的时间。如果不能满足该时间规定，那么向SRAM内部的存储器单元的写人操作可能不能被正常执行。CY62128-55的tSCE时间为45ns。
 
　　5.  tAW
 
　　这是针对写操作完成（CE1／CE2无论那个信号无效）地址的建立时间。CY62128的这个时间需要45ns，但稍微观察一下就可明白，tSCE与tAW是相同的值，而且tSA虽然可以为0，但由于在实际的电路中采用不可反向运行的机器，因此只要正确设计，这个时间规定是不会出现问题的。
 
　　6.  tPWE
 
　　这是WE信号有效到OE1／CE2任意一个无效的时间。从时序规定上看，是与tSCE相同的值，但既然是希望利用“CE写控制”，那么WE信号的有效时间就要设计得比tSCE时间长，这样才不会出现问题。

　　WE写控制操作的时序规定
 
　　WE写控制的时序表示符号本身与OE写控制是相同的，但在时序规定上，写操作的结束就是WE的上升。
 
　　tHZOE表示从OE无效到I／O引脚成为高阻抗状态所需要的时间，正如在读操作中所描述的那样。

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