高速电路信号完整性建模问题的分析

　　建模指的是为元器件构造一种电气特征的描述模型。通过使用仿真工具对它进行分析并预测电压和电流波形。在现代高速PCB设计方法中，信号完整性模型的获取及验证是重点和难点之—。模型选取的好坏将直接影响信号完整性分析的结果。

　　在工程应用当中有多种可以用于PCB信号完整性分析的模型，其中为常用的两种是SPICE和IBIS。下面分别作一简要介绍。

　　“SPICE”

　　SPICE模型是对电路中实际的物理结构进行描述，由于其性和多功能性，已经成为电子电路模拟的标准语言。

　　SPICE模型由两部分组成：模型方程式和模型参数。前者可以把“SPICE”模型与仿真算法紧密地连接起来，从而获得更好的分析。

　　“IBIS”

　　IBIS（Input／Output Buffer Information Specification，输入／输出缓冲器信息规范）模型是一种利用一系列表格化的电压－电流（V－I）和电压－时间（V－T）曲线来描述有源器件I／O单元和引脚特性，对I/O缓冲器进行快速准确建模的方法。有源器件的IBIS模型的主要优点就是集成电路厂商提供器件的IBIS模型，可以不泄露I艺技术的产权信息，因而得到了各大集成电路厂商的欢迎和支持。

　　IBIS模型的分析主要取决于V-I和V-T表的数据容量和数据。由于基于IBIS模型的PCB信号完整性分析采用查表计算，因而计算量较小。同等情况下，IBIS模型是SPICE模型计算量的1／10～1／100。

　　无论是SPICE还是IBIS，模型的质量都严重地影响了仿真的。因此，在实际工作中必须坚持使用的、的、已通过验证的模型。