DDS的输入频率控制字Κ有10位数据，输出数据Q为9位，并且ROM需1024个存储单元，需要占用的系统比较大。但我们所拥有的实验开发系统所配的适配板的资源可能有限，如我们在进行该实验时所用的芯片为ALTERA公司的EP 1 K30TC 144芯片，这时我们直接进行硬件验证会遇到困难。因此我们需要进行变通，想办法进行硬件验证或部分验证。
在本设计的硬件验证过程中，针对实验开发系统所提供的输入、输出资源的限制及芯片逻辑资源的限制，我们采取了如下变通办法：
（1）在DDS的前端增加一个信号发生器，该信号发生器实际就是一个数据锁存器，当控制信号LOCk有效时，将事先设定的频率控制字输出送入相位累加器。设定的频率控制字可在程序中随时修改。该信号发生器的VHDL源程序如下：
（2）由于能够使用的FPGA的芯片EPlK30TC144的逻辑资源不够，因此对DDS内部占用资源的ROM模块进行了修改。原模块是对－个完整的正弦波进行采样，我们可以只采样正弦波的上半周，这样就可以节省一半的硬件资源。如果只对正弦波的上半月进行采样，那么在进行ROM的设计时，就可以将原来的输入数据由9位变成8位，可以将用来表示符号的位省去，这样也可以省去很多的硬件资源。
将修改后的程序重新进行了仿真，仿真正确后进行了硬件验证，进到了预期的设计要求。
欢迎转载，信息来源维库电子市场网（www.dzsc.com）
免责声明: 凡注明来源本网的所有作品，均为本网合法拥有版权或有权使用的作品，欢迎转载，注明出处。非本网作品均来自互联网，转载目的在于传递更多信息，并不代表本网赞同其观点和对其真实性负责。
