基于VXI总线时钟源模块的研究与设计

在高速数字电路系统的设计中，时钟占有非常重要的地位，系统时钟性能的好坏，直接影响到整个电路系统的性能。在研制ＶＸＩ总线数字输入／输出模块的过程中，需要用到六路激励时钟信号和六路响应时钟信号，激励时钟信号和响应时钟信号存在延时关系。对于不同的测试电路，激励时钟信号和响应时钟信号的延时时间长度可编程调节。该时钟源输出时钟频率范围为４０ＭＨｚ～１Ｈｚ；频率的准确度为０．０１％；时钟频率稳定度为１×１０－５；时钟带负载能力不小于８块数字输入／输出模块；输出信号电平为ＥＣＬ电平，同时兼具ＴＴＬ／ＣＭＯＳ电平的信号输出功能。基于ＶＸＩ总线的时钟源模块，采用ＡｌＴＥＲＡ公司的ＦＬＥＸ系列的ＦＰＧＡ实现寄存器基接口电路和部分功能电路；用ＭＯＴＯＲＯＬＡ公司的ＭＥＣＬ集成电路，实现时钟源模块的功能电路；用ＬａｂＷｉｎｄｏｗｓ／ＣＶＩ软件设计虚拟仪器软面板，界面友好、操作方便。该时钟源模块可以作为自行研制的ＶＸＩ总线数字输入／输出模块的时钟源，可以替代同类产品ＨＰＥ１４５０Ａ。在雷达故障诊断系统上长期运行的实践表明，该电路的工作是可靠的。

１ 基于ＶＸＩ总线的时钟源模块系统组成与概述

时钟模块为单槽、Ｃ尺寸、寄存器基器件，整体结构如图１所示。

由图１可以看出，时钟模块由接口电路和功能电路两部分组成。接口部分实现ＶＸＩ初始化自检、地址译码、配置寄存器和操作寄存器的读写、数据传输应答等寄存器基器件接口功能。接口电路接收ＶＸＩ总线的读写命令，完成数据传输，并通过对操作寄存器的读写，产生控制信号操作功能电路。用来控制功能电路的操作寄存器分为分频寄存器、二级分频寄存器、延时调节寄存器、启停寄存器和时钟选择寄存器。接口电路全部在ＡＬＴＥＲＡ公司的ＦＬＥＸ１０Ｋ系列的可编程集成电路内实现。操作寄存器输出的控制信号，通过电平变换电路，完成ＣＯＭＳ／ＴＴＬ电平到ＥＣＬ电平的转换，供功能电路使用。功能电路由８０ＭＨｚ有源晶振、分频、二级分频、时钟选择、延时调节和输出驱动六部分电路组成，除了晶振外，全部采用ＭＯＴＯＲＯＬＡ公司的ＭＥＣＬ集成电路实现。８０ＭＨｚ有源晶振输出的时钟信号经过电平变换后，产生８０ＭＨｚ的ＥＣＬ时钟信号，传送到分频电路。分频电路对８０ＭＨｚ的ＥＣＬ时钟信号完成次分频，分频后的信号输出频率为８０ＭＨｚ／Ｍ，占空比为１／Ｍ，Ｍ表示分频数，其范围为２≤Ｍ≤６５５３６。二级分频电路对信号完成第二次分频，８０ＭＨｚ的ＥＣＬ时钟信号和经分频电路分频后产生的时钟信号，同时提供给时钟选择电路，时钟选择电路选择输出的信号作为二级分频的时钟信号。８０ＭＨｚ有源晶振输出的时钟信号用两种方式完成分频，既可通过分频后再进行二级分频，也可直接加到二级分频电路上产生分频信号输出。

两种方式能产生不同频率的输出信号。种方式的输出信号频率为８０ＭＨｚ／Ｍ×Ｎ，且２≤Ｍ≤６５５３６，２≤Ｎ≤４０９６；第二种方式输出信号的频率为８０ＭＨｚ／Ｎ，且２≤Ｎ≤４０９６；Ｍ和Ｎ分别为分频数和二级分频数，两种方式输出信号的占空比均为１／Ｎ。延时调节电路对第二级分频后的信号完成移位操作，它能对输入信号产生１２．５ｎｓ的延迟，并输出八路延时后的信号，将八路延时后的信号通过一个多路选择器，选择具有不同延迟时间的信号作为响应时钟信号，从而实现信号的延时调节。输出驱动电路把没有延时的信号作为激励信号输出，把延时调节后的信号作为响应信号输出。输出的同频率的六路激励信号和六路响应信号，经ＶＸＩ背板本地总线，传送到数字输入输出模块中，作为时钟使用。由于ＭＯＴＯＲＯＬ的ＭＥＣＬ集成电路，其输出端全部采用射级跟随电路输出，具有较低的输出阻抗和较高的驱动能力，可用作六路激励信号和六路响应信号的驱动。

２ 接口电路工作原理

接口电路的功能可由一片可编程逻辑器件（ＰＰＧＡ）完成，采用ＡＬＴＥＲＡ公司的ＦＬＥＸ１０Ｋ系列的ＥＰＦ１０Ｋ１０ＱＣ２０８－４EPF10K10QC208-4芯片实现。ＦＬＥＸ１０Ｋ系列的ＦＰＧＡ有着较低的功耗，在５Ｖ电压下工作时，其输出高电平为２．４Ｖ，输出低电平为０．４５Ｖ；管脚处于高阻态时，漏电流为－４０～４０μＡ；商业级芯片的操作环境温度为０～８５°Ｃ；其功耗Ｐmax可由公式Ｐmax＝(Ｔj－Ｔa)／θja算出，Ｔa为芯片工作时的环境温度，Ｔj为芯片工作时的温度。取θja＝８°Ｃ／Ｗ、Ｔa＝４０°Ｃ、Ｔj＝８５°Ｃ,可得Ｐmax＝５．６２５Ｗ,满足ＶＸＩ总线对接口芯片的要求。

接口电路结构图如图２所示。它具有如下特点：①具有ＶＸＩ总线地址译码能力，能译码１６位ＶＸＩ总线地址，并能根据需要扩展到２４位或３２位；具有１６位数据的传送能力并能根据功能进行相应的扩展。②内部寄存器分别为配置寄存器、ＳＴＡＴＵＳ／ＩＤ寄存器、仪器类型寄存器等，可根据不同模块功能电路，设计不同的功能寄存器。③能对ＶＸＩ总线的数据传输仲裁和应答。④能监视功能电路的中断请求，可通过软件或外部跳线设置中断级别，向ＶＸＩ总线发中断请求信号，完成中断菊花链的传递，并将逻辑地址放到数据线上。

其中，各操作寄存器的定义如表１～４所示。

３ 功能电路工作原理

时钟模块的功能电路由８０ＭＨｚ有源晶振、分频、二级分频、时钟选择、延时调节、输出驱动六部分电路组成。这里仅重点介绍分频电路和时序调节电路工作原理，其它部分不再赘述。分频电路的原理图如图３所示，它由四个计数器ＭＣ１０Ｈ０１６（Ｕ１１、Ｕ１２、Ｕ１３、Ｕ１４）和两个或门ＭＣ１０Ｈ１０９（Ｕ１５、Ｕ１６）组成，能实现２～６５５３６范围内的任意分频。ＦＰＧＡ内的寄存器实现分频预置数的设置，预置数经过ＭＣ１０Ｈ１２４实现电平变换后，加到四片ＭＣ１０Ｈ０１６的置数端，如图３中的ＰＦ０～ＰＦ１５。当Ｕ１１计满时，即ＱＦ０～ＱＦ３为１１１１时，计数满输出低电平有效信号，即ＴＣ１为低电平，ＴＣ１加载到Ｕ１２的允许计数端ＣＥ，作为计数器Ｕ１２的允许计数信号，使Ｕ１２计数器计数加１；当Ｕ１２计数满时，ＴＣ２输出低电平有效，使计数器Ｕ１３开始计数；同理当Ｕ１３计满时，Ｕ１４开始计数时。只有当Ｕ１１、Ｕ１２、Ｕ１３、Ｕ１４同时计满时，Ｕ１１、ＴＣ２、ＴＣ３、ＴＣ４才同时为低电平有效，ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４四路信号相或形成低电平有效的ＰＥＬ信号，ＰＥＬ信号即作分频后的时钟输出，也作四片计数器的并行加载信号。当并行加载信号ＰＥＬ为低电平有效时，表示四片计数器同时计满，预置数ＰＦ０～ＰＦ１５被加载到四片ＭＣ１０Ｈ０１６上，作为计数的起始值，重新开始计数，完成了对时钟信号ＣＬＫ的分频，分频后的时钟由ＰＥＬ输出。

延时调节电路如图４所示。它由两片移位寄存器ＭＣ１０１４１（Ｕ２８、Ｕ２９）和１片八选一多路选择器ＭＣ１０Ｈ１６４（Ｕ３０）组成，完成对经过二级分频后的信号ＤＩＶＣＬＫ的延时处理。延时的调节范围为Ｄ×１２．５ｎｓ，０≤Ｄ≤７，１２．５ｎｓ由８０ＭＨｚ的时钟信号确定。图４中的Ｓ１、Ｓ２确定移位的方向。当Ｓ１为高电平、Ｓ２为低电平时（Ｓ２端悬空时，片子的内部逻辑使其保持为低电平），二级分频后的信号ＤＩＶＣＬＫ作用在Ｕ２８的ＤＬ端，表示信号ＤＩＶＣＬＫ在８０ＭＨｚ的时钟信号作用下，依次进行移位操作，输出端ＳＴＣＬＫ１相对于ＳＴＣＬＫ０端有１２．５ｎｓ的延时，ＳＴＣＬＫ２相对于ＳＴＣＬＫ１端有１２．５ｎｓ的延时。依此类推，ＳＴＣＬＫ７相对于ＳＴＣＬＫ６端有１２．５ｎｓ的延时。其时序如图５所示。延时后的信号经过ＭＣ１０Ｈ１６４，可以选择输出具有不同延时长度的信号作为响应时钟信号。如选择Ｘ７端作为输出，则Ｘ７端相对于Ｘ０端具有７×１２．５ｎｓ的延时。用该电路实现延迟，相比各种延迟线器件（如ＡＤ９５００等）具有经济、实用、可靠的特点，可以广泛地应用于需要延迟设计的电路中。

４ 时钟源电路板的设计

功能电路部分主要难点在于如何消除电路噪声。应按高速数字电路的设计理论，尽量减少电路板中的串扰、反射、电磁干扰、电路噪声等。否则，逻辑正确的电路也无法正常工作。除了合理的电路布局和电路滤波以外，正确地设置终端匹配电路是解决问题的关键。ＥＣＬ器件的噪声容限较小，约为８００ｍＶ，因此过大的噪声将使器件不能正常工作。由于ＥＣＬ器件功耗大，合理的器件布局，将使器件的散热比较均匀，防止局部温度过高，也有利于电路板的正常工作。