基于FPGA的全数字锁相环路的设计

时间：2007-05-25

摘　要：介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细叙述了其工作原理和设计思想，并用可编程逻辑器件FPGA予以实现。关键词： VHDL语言　全数字锁相环路(DPLL)　片上系统(SOC) FPGA
数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。传统的全数字锁相环路(DPLL)是由中、小规模TTL集成电路构成。这类DPLL工作频率低，可靠性较差。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去，实现所谓片上系统SOC(System on a chip)。因此，可以把全数字锁相环路作为一个功能模块嵌入SOC，构成片内锁相环。下面介绍采用VHDL技术设计DPLL的一种方案。
1工作原理全数字锁相环路的结构框图如图1所示

其中数字鉴相器由异或门构成，数字环路滤波器由变模可逆计数器构成，数控振荡器由加/减脉冲控制器和除Ｎ计数器组成。可逆计数器和加/减脉冲控制器的时钟频率分别为Mf0和2Nf0。这里f0是环路的中心频率，一般情况下M和N为2的整数幂。时钟2Nf0经除H(＝M/2N)计数器得到。的相应波形如图2所示。

当环路琐定时，u1和u2正交，鉴相器的输出信号ud为50%占空比的方波，此时定义相位误差为零。在这种情况下，可逆计数器"加"与"减"的周期相同，只要可逆计数器的k值足够大(k＞M/4)，其输出端就不会产生进位或借位脉冲。这时，加/减脉冲控制器只对其时钟2Nf0进行二分频，使u1和u2的相位保持正交。在环路未锁定的情况下，若ud＝0时，它使可逆计数器向上加计数，并导致进位脉冲产生，进位脉冲作用到加/减脉冲控制器的"加"控制端i，该控制器便在二分频过程中加入半个时钟周期。反之，若ud＝1，可逆计数器减计数，并将发出借位脉冲到加/减脉冲控制器的"减"输入端d，于是，该控制器便在二分频的过程中减去半个周期。这个过程是连续发生的。加/减脉冲控制器的输出经过除Ｎ计数器后，使得本地估算信号u2的相位受到调整控制，终达到锁定状态。
2 环路部件的设计这里重点介绍数字环路滤波器的设计。数字环路滤波器是由变模可逆计数器构成。在ud的控制下，当j＝0时，对时钟Mf0进行"加"计数；当j＝1时，进行"减"计数。可逆计数器的计数容量(模数k)可以利用A、B、C、D四位进行预置，从而方便地改变模数。其预置模数的范围为，当D、C、B、A在0001～1111取值时，相应模数的变化范围是23～217。可见，可逆计数器的长度能够根据模数k值的大小来实现数字编程控制。取D、C、B、A为0001时，K＝23，计数器长度只有三级，因而可以扩大捕捉带，缩短锁定时间。在D、C、B、A取1111时，K＝217，计数器长度变为十七级，这时捕捉带缩小，缩定时间延长。变模可逆计数器的VHDL设计程序如下： library ieee use ieee．std_logic_1164．all use ieee．std_logic_unsigned．all entity count_k is port clk j en d c b a in std_logic r1 r2 out std_logic　 end architecture behave of count_k is signal cq k mo std_logic_vector 16 downto 0　 signal cao1 cao2 std_logic signal instruction std_logic_vector 3 downto 0　 begin instruction＜＝d & c & b & a with instruction select mo ＜＝″00000000000000111″ when ″0001″ ″00000000000001111″ when ″0010″ ″00000000000011111″ when ″0011″ ″00000000000111111″ when ″0100″ ″00000000001111111″ when ″0101″ ″00000000011111111″ when ″0110″ ″00000000111111111″ when ″0111″ ″00000001111111111″ when ″1000″ ″00000011111111111″ when ″1001″ ″00000111111111111″ when ″1010″ ″00001111111111111″ when ″1011″ ″00011111111111111″ when ″1100″ ″00111111111111111″ when ″1101″ ″01111111111111111″ when ″1110″ ″11111111111111111″ when ″1111″ ″00000000000000111″ when others process clk en j k cq　 begin if clk＇event and clk＝＇1＇ then k＜＝mo if en＝＇1＇ then if j＝＇0＇ then if cq＜k then cq＜＝cq+1 else cq＜＝others＝＞＇0＇　 end if else if cq＞0 then cq＜＝cq-1 else cq＜＝k end if end if else cq＜＝others＝＞＇0＇　 end if end if end process process en j cq k　 begin if en＝＇1＇ then if j＝＇0＇ then if cq＝k then cao1＜＝＇1＇ else cao1＜＝＇0＇ end if cao2＜＝＇0＇ else if cq＝″00000000000000000″then cao2＜＝＇1＇ else cao2＜＝＇0＇ end if cao1＜＝＇0＇ end if else cao1＜＝＇0＇ cao2＜＝＇0＇ end if end process r1＜＝cao1 r2＜＝cao2 end behave 根据对其他环路部件的功能分析，也可以设计出相应的VHDL程序。
3　设计实现本设计中全数字锁相环路采用XILINX公司的Foundation 3.1版本进行设计，并用Spartan2系列的FPGA予以实现。下面分别给出变模可逆计数器和加/减脉冲控制器的仿真波形如图3、图4所示。

从图3中可见，当j＝0时，可逆计数器做加计数，若取模k＝24，则当计数值cq＝0000FH时，计数器产生进位脉冲(r1＝1)；当j＝1后，在下一个时钟的上升沿到来时，可逆计数器开始做减计数，当cq＝00000H时，产生借位脉冲（r2＝1）。改变模k便可延长或缩短可逆计数器产生进位脉冲和借位脉冲的时间。同时，由图1可知，可逆计数的加/减计数信号j是由鉴相器的输出信号ud控制的，而其进位脉冲r1和借位脉冲r2又分别与加/减脉冲控制器的i和d相接，用于控制其输出脉冲的序列。由图4可知，在无进位和借位脉冲时，加/减脉冲控制器对2Nf0时钟进行二分频。一旦可逆计数器有进位脉冲或借位脉冲输出时，作用到加/减脉冲控制器i或d端，便使其输出脉冲序列发生了变化。当可逆计数器输出一个进位脉冲时，使i＝1，则在i的下降沿到来之后，加/减脉冲控制器的输出端q插入一个脉冲，即在其输出序列中加入了半个周期；反之，当可逆计数器输出一个借位脉冲时，使d＝1，则在d的下降沿到来之后，q端删除一个脉冲，即在加/减脉冲控制器的输出序列中删去了半个周期。由以上对图3、4仿真波形的分析可知，变模可逆计数器和加/减脉冲控制器的逻辑功能符合设计要求。把全数字锁相环路的各部件连接起来进行系统仿真，可得其仿真波形如图5和图6所示。

其中图5是取k＝25时的系统仿真波形，由图中可见，u1和u2达到锁定状态时的仿真时间是175μs。图6是取k＝28时的系统仿真波形，在这种情况下，u1和u2达到锁定状态时的仿真时间是1.04ms。显然，模k愈大，环路进入锁定状态的时间愈长。值得指出的是，在环路锁定状态下，由于可逆计数器的连续计数，或在噪声的干扰下，会产生进位和借位脉冲。如果k值取得太小，则可逆计数器因频繁地循环计数而产生进位或借位脉冲，这就导致了在环路的输出端出现相位抖动。为了减少这种相位抖动，k值必须取大于M/4。由以上分析可知，模k的取值要适当。k取得大，对抑制噪声、减少相位抖动有利，但同时又加大了环路进入锁定状态的时间。反之，k取得小，可以加速环路的锁定，而对噪声的抑制能力却随之降低。采用VHDL设计全数字锁相环路，具有设计灵活、修改方便和易于实现的优点，并能够制成嵌入式片内锁相环。该类数字锁相环路中计数器的模数可以随意修改。这样，就能够根据不同情况限度地、灵活地设计环路。
参考文献 1 孟宪元．可编程ASIC设计及应用．成都：电子科技大学出版社，2000.11 2 胡华春，石玉．数字锁相环路原理与应用．上海：上海科技出版社，1990 3 TTL datasheet https://www.dzsc.com/datasheet/TTL_1174409.html.

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