基于CPLD器件的单稳态脉冲展宽电路

摘 要： 具体介绍了基于CPLD器件设计单稳态窄脉冲展宽电路的详细过程和这种单稳态窄脉冲展宽电路的特点，给出了相应的时序仿真波形，提出了提高展宽脉冲宽度度的方法。
关键词 CPLD器件 单稳态 脉冲信号 时序仿真

在数字电路设计中，当需要将一输入的窄脉冲信号展宽成具有一定宽度和的宽脉冲信号时，往往很快就想到利用54HC123或54HC4538等单稳态集成电路。这一方面是因为这种专用单稳态集成电路简单、方便；另一方面是因为对输出的宽脉冲信号的宽度、和温度稳定性的要求不是很高。当对输出的宽脉冲信号的宽度、和温度稳定性的要求较高时，采用常规的单稳态集成电路可能就比较困难了。众所周知，专用单稳态集成电路中的宽度定时元件R、C是随温度、湿度等因素变化而变化的，在对其进行温度补偿时，调试过程相当繁琐，而且，电路工作的可靠性亦不高。对于从事数字电路设计工作的人员来说，头痛和担心的，恐怕就是对单稳态电路的设计和调试了。
随着电子技术特别是数字集成电路技术的迅猛发展市面上出现了FPGA、CPLD等大规模数字集成电路，并且其工作速度和产品质量不断提高。利用大规模数字集成电路实现常规的单稳态集成电路所实现的功能，容易满足宽度、和温度稳定性方面的要求，而且实现起来容易得多。下面，笔者就如何在大规模数字集成电路中将输入的窄脉冲信号展宽成具有一定宽度和的宽脉冲信号做一详细介绍。

但从图2所示的时序仿真波形中可以看到，D3的进位输出NQ波形中，除有正常的进位脉冲信号输出外，在其前面还有宽度和数量不等的干扰窄脉冲。如果将NQ脉冲经D5后直接作为D1的"清零"信号，则展宽脉冲的宽度将受干扰窄脉冲的影响而不稳定，因为isp器件中触发器的"清零"操作过程是异步进行的。采用D4后，只有与计数时钟脉冲具有同步关系的那个进位脉冲，才能在D4的输出端形成"清零"脉冲。这样就完全排除了那些干扰窄脉冲的影响，从而保证了展宽脉冲宽度的稳定性和准确性。图2是这种脉冲展宽的时序仿真波形图。所用的器件是Lattice公司的ispLSI1032/883-64PIN的PGA封装器件。

2 基于CPLD器件脉冲展宽电路的特点
从上面的电路原理图和时序仿真波形图可以看出，利用isp器件构成的脉冲展宽电路具有如下特点：
(1)对输入脉冲信号的宽度适应能力较强。窄可以到ns量级，因其仅与所采用的CPLD器件的工作速度有关。因此，特别适用于对窄脉冲雷达信号进行展宽。
(2)展宽脉冲的宽度可以根据需要任意设定，亦可改变电路(例如与单片机相结合)使其做到现场实时自动加载。
(3)展宽脉冲的宽度稳
定、准确。因无外接R、C定时元器件，其脉冲宽度仅与所采用的时钟频率和CPLD器件的性能有关。
(4)展宽脉冲的前沿与输入窄脉冲的前沿之间的延迟时间基本恒定，即这个延迟时间是信号从D1的时钟输入端到D1的输出端Q的延迟时间。
(5)电路调试简单。当需要调整展宽脉冲的宽度时，不需更换元器件，只要将重新设计、仿真通过后的JED熔丝图文件，通过加载电缆适时加载到CPLD器件内即可。这在对电路进行高、低温等例行试验时变得极为简单、方便和高效。

从时序仿真波形图中可以看到，前、后两个输入窄脉冲的前沿与对应的 展宽脉冲信号的前沿之间的延迟时间是一样的。而展宽脉冲信号的后沿总是与两个脉宽控制计数电路中结束计数的那个计数器的进位脉冲所产生的"清零" 脉冲信号相对应的。从而证实了采用图3所示电路所产生的脉冲信号的宽度度较图1所示之电路几乎提高一倍。在外部条件不变的情况下，提高展宽脉冲信号的方法有多种，这里不再一一例举。

在CPLD器件中，可以将输入的窄脉冲展宽；当然，亦可以将输入的宽脉冲变窄；或使其具有象54HC123单稳态触发器那样的延时和可重触发功能。用CPLD器件可以实现常用单稳态电路的功能；用FPGA器件，同样可以实现上述功能。采用何种器件何种方法，主要看电路设计的技术指标，设计者所具有的设计环境和周围电路中所使用器件的类型。总之，随着大规模集成电路产品性能的不断提高、体积的不断减小和成本的不断降低，基于CPLD器件设计的单稳态电路的性能将大大提高，这种单稳态电路的应用亦将越来越广泛。