从电路了解版图的影响－Current Mirror

从电路了解版图的影响－Current Mirror

我们需要画模拟电路(analogue circuit)版图，了解一些基本模拟电路功能对版图工程师来说，好处是不言而喻的。基本模拟电路包括，镜像电源(current mirror)、偏置电路(biase 如bandgap)、放大电路(如OP、comparator)等，这些基本的电路就是复杂电路的基础。

Bipolar (BJT)电流公式：

Ic=Is*exp(Vbe/Vt) ,

这里的Vt=kt/q ,k为玻尔兹曼常数约1.38e-23 j/k, t 为Kelvin温度, q 为电子电荷约1.6e-19c，Vt约为26mv/300k或87uv/k。

由上述公式可知在相同环境下的两个三极管影响Ic的因素可能是Is或Vbe，Is为静态电流，相对稳定，所以应该是Vbe。也就是说两者Vbe相等，两者的集电极电流就相等。简单运用时，可以通过增加BJT的个数n个来得到n倍Iref电流。

由Ic公式得到：

Vbe=Vt*ln(Ic/Is)，

DVbe=Vbe1-Vbe2=Vt*ln(Ic1/Ic2)。

假设n=10，DVbe=Vt*ln(10)=2.3*26mv*log(10)=59.8mv，

就是说如果两者的集电流10倍关系，两者的Vbe之差约为60mv，两倍约为18mv。

下图为基本的bandgap reference 电路，通过分析该电路进一步熟悉current mirror的功能。图中Q1,Q2组成current mirror ，R2是为了提高Q2发射极电压。

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Vref=Vbe3+Vr1

Vr1=Ir1*R1

Ir1=Ir2，又因为R3=R1，所以Ir3 = Ir1 (*注忽略注入base的电流)

Ir1=Ir2=Ir3

Ir2=Vr2 / R2

Vr2=Vbe1-Vbe2=Vt*ln(J1/J2)

J为电路密度, J=I/area ，因为Ir3=Ir1且Q2/Q1=10 (可能是8:1，layout时1个放在中间，四周8个),　所以J1/J2=10

Vr2=2.3*Vt*log(10)=2.3*26mv=60mv

Ir2=Vr2 / R2=60mv / R2

Vr1=Ir1 * R1= (59.8mv / R2 )*R1=60mv*(R1/R2)

Vref=Vbe3+Vr1=Vbe3+60mv*(R1/R2)

假设Vbe3=0.7v, 三极管温度系数约为2mv/C 约为 1800uv/K。

60mv*(R1/R2)=1800uv/k=200uv/k * (R1/R2)

R1/R2=9

所以Vref=0.7v+60mv* (R1/R2)=0.7v+0.54v=1.24v

所以当R1:R2=9，Vref到达1.24v的时候，电路不会随温度发生变化。

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MOS也有类似的电路，nmos电流公式：

(Vds>Vgs-Vt)饱和状态

Id=(UoCoxW / 2L)*(Vgs-Vt)^2　

其中Uo载流子迁移率，Cox mos电容，Vt阈值电压。上图 Iref / Iout = (W1/ L1) / (W2 / L2)，影响电流变化的因素除了W/L外就应该是Vgs。所以在画版图时：

一、 考虑两个MOS W/L的相对误差，比如W,L取值时也会较一般MOS尺寸大。如果尺寸是W/L=1/0.5　有可能取到 2/1这样的值。保证两个MOS受到制造的影响是对等的，这样Iref与Iout就是对等的，所以要保证之间的有一定的匹配度。

二、 另一方面就是要考虑对Vgs　引起的变化，所以两个MOS gate与source电压要相等。简单的方法就是共用poly gate和source。

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当然这种情况在相对比值较小的时候采用，如1:1, 2:1等，因为其中一个MOS　W太长，一是管子利用率不高，第二也会使两个MOS受到影响发生不对等，第三就是有寄生情况引起压差。按通常的画法，如下图所示：

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上图要注意电流的流向，比如从上而下，尽量多打些contact。对于gate上的电压只需一个contact就可以了。Poly从下面连在一起不会因寄生电容减缓电流，而且可以保持Vgs (poly gate vs. vss metal)　电压稳定。分割成偶数根，并将Vss放在外侧，可利用Vss到ground性，并减少外围对它的影响。如果考虑光学的影响，还可以在两侧加dummy poly 。

以上仅为个人观点，错误之处还望指正。