| Mentor公司出品，VHDL/Verilog完整开发系统，可以完成除了布线以外所有的工作，包括三套软件：HDL Designer Series（输入及项目管理），Leonardo.Spectrum（综合）和Modelsim（仿真）试用版 | ||
Debussy | VHDL/Verilog专用调试和代码优化软件，多用于复杂设计的调试，如CPU设计 www.novas.com | Debussy学习资料（5.27M) |
Visual IP | 可以为IP core供源代码保护和用户仿真模型 | |
X-HDL | 可实现VHDL和Verilog语言的相互自动转化 | |
Prime Time | 静态时序分析软件，Synopsys公司出品，多用于ASIC设计，也可以用于FPGA/PLD设计 | |
System Generator | ISE与与Mathlab的接口，利用IP核在Mathlab中快速完成数字信号处理的仿真和终FPGA实现 | |
DSP Builder | QuartusII与Mathlab的接口，利用IP核在Mathlab中快速完成数字信号处理的仿真和终FPGA实现 | |
SOPC Builder | 配合QuartusII，可以完成NiosII软CPU的开发工作 | NiosII快速入门 |
Amplify | Synplicity公司出品，物理级综合工具 | |
Indentify | Synplicity公司推出的一种验证工具，可以在FPGA工作时查看实际的节点信号，甚至可以像调试单片机一样，在HDL代码中设断点 | |
Synplify DSP | 和DSP Builder ,System Generator 类似,用于数字信号处理的开发 | |
Topweaver | 一个很好用的ＨＤＬ设计工具，能够自动将子模块聚合成一个顶层文件。 共享软件 | |
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