万兆以太网物理层编码芯片设计

万兆以太网物理层编码芯片设计
费瑞霞-朱恩-周忻-赵文虎-王志功

东南大学射频与光电集成电路研究所-南京

摘要

提出了一种并行处理的编解码方案/采用这种方案-设计了万兆以太网标准的物理编码子
层发送端芯片/芯片由编码8扰码和变速箱'部分组成/考虑到测试问题-该芯片内置了伪随机码数据
源/这种方案的优点是逻辑简单8速度快/芯片采用**工艺-用全定制方式实现/芯片引脚
分布时参照规格/
关键词 编码 并行处理方法 扰码器 变速箱
工艺-以全定制方式设计/
"系统结构
万兆以太网在**模型中处于物理层.物理层包括从上至下物理编码子层、物理媒质连接子层、2+8物理媒质关联子层、电路实现时-A;3层。
又分成了'个小模块-即编码电路8扰码和变速箱**码与**比较-具有以下特点!)"+不具有高转换密度;不平衡-需要后续处理扰码数据和控制码的格式不同-有确定的格式开销小。由于**码不像***码那样具有高的**转换密度-接收第"&卷第"期*##$年'月数据采集与处理万方数据端时钟恢复电路的实现有一定的难度，因此在**编码之后!再进行扰码将编码输出加以处理。而变速箱实现的功能是将输入的""路低速数据转换成'"路高速数据输出按照协议!物理编码子层发送端分为**编码!扰码!变速箱&具体结构见图'万兆以太网物理编码子层总体结构)**编码

编码器是万兆以太网,中的关键部分**编码器根据媒体独立接口传输的/个/位数据和'个/位控制信号!进行各个字符的编码映射!产生同步头和块类型区0123456789:;92. @@数据字符的格式变换以及每个/位字符的码字变换标准中给出了字符码字的变换格式表!而格式的变化也可归纳为一张更大的表格&因此编码的过程可以抽象为两次查表的过程&在电路实现上采用两级只读存储器0E9D<3F27G9G3H7!EI =的结构J)K&主EI 产生控制信号!控制格式的变换&子EI 接受主EI 的控制!将变换后的码字排列成规定的格式&因此电路中将采用大量的EI 和EI 的地址译码器以及其它组合逻辑门电路JCK&具体结构见图)&图)"#$%""$编码电路C扰码"**编码只是将输入数据进行格式上的调整!并不改变可能出现的长连-L连'串!而长连-L连'串不利于时钟恢复&故编码输出需再作处理&扰码器的特征方程为M0N=O'PNCQPNR/由特征方程知!扰码器的输出既与当前输入有关!又与前一时刻的输出有关&该特征方程对应的电路结构见图C&由图可见!扰码器由R/个寄存器和)图C扰码结构图个异或门构成&串行输入数据的比特率为'-BC')R.$%S&这么高速的电路不易实现&另外!这种结构的数据串行输入!串行输出&而扰码器的上层模块是"#$%""$编码!输出""路并行数据T其下层模块是变速箱!输入是""路并行数据!输出是'"路并行数据&如果采用上述结构的扰码器!就要经过并%串和串%并转换&而""%'和'%""的并%串L串%并电路本身也很复杂!不易实现&故串行结构方案不可行&本文采用并行结构的扰码器&扰码器的输入是"#$%""$编码输出的"#路并行数据"Q数据采集与处理第'Q卷万方数据!前"#$%是同步头&不进行扰码'&输出()路并行数据*这种结构!见图)'用到的基本单元是寄存器和三输入异或门*寄存器用+触发器实现,"-*+触发器采用的是真单相!./01+22'结构,"-*这种结构具有高速3低功耗和结构紧凑等特点&完够满足本电路要求*图)中+()至+4"5是当前数据输入678至74"5是扰码输出&其中7()至74"5是当前扰码输出&78至7(9是上一时刻的扰码输出&也就是当前扰码输出经过+触发器的值*图)扰码结构图)变速箱变速箱实现的功能是:将((路4;( 的并行输入数据转化为4(路()) 的并行数据输出*因为输出数据宽度与输入数据宽度不成整数倍&所以每次接收到的((#$%数据不能全部发完&剩下的数据须等下一时刻数据到来时再发送*每次剩下的数据在(中的位置不固定*为了使控制电路简单&本方案采用了以存储单元换取电路的简化*图;中&4.至@.是@个存储单元&每个单元的深度是((#$%*4.单元存放个时钟周期输入的码元&".单元存放第二个时钟周期输入的码元*依此类推*该结构实现的是将@个((#$%的块转换为99个4(#$%的块&然后由数据选择器在每一个输出时钟到来时选择一路数据输出*为了使数据输出时输入数据已经稳定建立&数据选择器的次输出不是个4(#$%&这样就使终的数据输出有了一定的延迟*这段延迟时间与数据选择器次选择哪个4(#$%有关*本文的数据选择器次选择第4"个4(#$%输出&也就人为地加入了45((#部分先用BCDE%C FF仿真!见图('&然后用/GDE%/H$IJ仿真*整个电路采/GDE%/H$IJ进行仿真*这种仿真工具在显示输入输出关系时&不如KL+M等仿真工具方便&不能以图;变速箱结构框图总线形式给出*只能给出一列数据示意*仿真时&输入数据是伪随机序列*总的输出如图5*输入输出数据均采用全摆幅1=N/电平&对于4<@K供电的8<1=N/工艺来说&就是4<@K表示逻辑P4Q&8K表示逻辑P8Q*由图5可见&输出数据码元宽度为4<;;A &对应于()) 的比特率*为了使数据输出!发送'时输入数据已经稳定建立&本方案人为加入了"8<";A 的延时&各级逻辑门延时以及触发器的建立时间为4((#编码输出图5物理编码子层发送端输出整套方案采用全定制设计*版图基于./=18<1=N/工艺*设计的版图见图@*通过1DXJAIJU+T工具生成***文件*目前&该芯片已送至./=1加工*图@万兆以太网发送端版图5Y第4期费瑞霞&等:万兆以太网物理层编码芯片设计万方数据!结束语采用了并行处理的编解码方案"用全定制方法"从底层开始设计了万兆以太网物理层编码芯片"具有逻辑简单"速度快的特点,芯片准备采用规格进行封装后测试参考文献(许建生,万兆以太网实现全网技术统一化)王志功,光纤通信集成电路设计)L+,北京(高等教育出版社">作者简介(费瑞霞"女"硕士研究生"研究方向(光电集成电路设计"朱恩男"教授"博士生导师"研究方向(光电集成电路设计等BM数据采集与处理第*M卷万方数据