关于standard cell

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畫一個STandard cell 重要的是要小、快、工整，必免不必要的電容效應 ( t= RC )

一般而言，要達到小快工整重要的是floor plan，

所以在拿到電路圖的一開始要先考率清楚輸出入的位置

再決定layout 的方式

一般輸出入以 1 對 1 為常見也為簡單

習慣上電路會再修改增加電路都是輸出入兩部份

所以習慣都是將輸出入的MOS放置在兩側

以方便未來的modify.

其次就是1對多的輸出入

一般就會考慮它未來會不會再modify成其他的電路部份做優先考慮

會的部份一定優先放置外側，

可能就會將輸入放在中間

兩兩對稱的輸出放置在兩側，

如果是多輸入一輸出，則還是會考慮將輸出放置在外側

以方便未來改size，增加電路優先考慮‧

其次是常見的是clock互換電路，也就是 a 和 a_ 的電路

其實整個電路是一樣的只是clock線互換

一般常見錯誤的 layout 是將clock的 Inverter 放置在電路中間

造成由a 改成 a_ 時其它MOS會接不到換線的訊號，

或是改用polygate來接線，將會影響clock的訊號速度

所以floor plan時可以將ck_inverter放置在外側，

換線時直接改ck_inverter的方向或layout就好了，也沒有放置中間時和其它和臨近的DRC Rule 問題

STD layout 注意事項

0. Abut 共用電源端的Source node和 所有cell上下左右 1/2 的DRC Rule

1. CMOS 間的diffusion 要近 (如此CMOS反應會快)

2. polygate 要少(diffusion 拉近，polygate就會相對減少)

3 poly contact area 要

4 訊號Drain node 的oxide 是面積，多contact 數(減少電容效應，並聯電阻 R//R= 1/2 R)

5 接VDD 和 GND的Source node 的面積可大就大點，增加電容量，contact越多越好，減少電阻( Q=CV C= m* A/l*l)

6. 量測好每一個 contact 到 contact間的oxide間距相等，達到電阻值都相同，電流量一致

如: .18 製程中的 width

width = 1u contact=.22u

[1-(0.22*2)]/4=0.14

則contact 之間就有.28u間距，contact到oxide edge 就有.14u

7 避免用poly gate 接線，可用poly contact 和 metel 換線就換

8 .若有折根數的MOS以偶數根為主，信號端放置中間，電源端則放兩側，如此信號端的面積小速度快

9 折根後的width 要先考慮

9.1 大小根數對稱

9.2 考慮contact數量

如 : z size NMOS width=3.3 ，1.2 和 0.9都可打下2顆co 數

(1) 就會折成 1.2 1.2 0.9 (可打下一顆sub-co)

PMOS width=4.8 (打下3顆 co 數)

(2) 就會折成 1.7 1.7 1.4(同上)

(3) width= 5.0 ~> 1.8 1.8 1.4

9.3 考慮可以打下一顆substrate 的width

10. 畫完後，先檢查有無Metal繞遠路的現像

11. 包Metal 是否過多過少 , Metal 線環繞太大圈

12. 連接vdd和gnd的Metal 是大邊對大邊包，增加電流量降低電阻值

13. 不同訊號和或電位的Metal 間的距離在允許下，能離遠就遠或分均

14 . Metal 包訊號線的contact能大小邊就大小邊，若能多打contact就採用小邊包大邊

15. poly endcap 一定要短

16. substrate co 多打，且能作butte，增加電荷量，電流量也會比教多，電阻也小，metal area小

17. substrate co 接近device

18. substrate co 貼近prbound region ，確保Abut鄰近cell是沒有substrate的問題

19.pin metal 盡量不要和contact 有重疊(overlap)一起，因為該contact 比較容易溶化

20.pin metal 盡量不要放置在上和下一條grid 上，離電源端太近易有雜訊電容

21.pin metal area 是正方形(square)，剛剛大小，除非是source 和 drian 端，就不必遵循

22. ViaBlockage 是要避免Apllo 將pin點出在contact上所加上的保護層，所以只需加在grid可能和contact overlap處就可以

23. 多加上的ViaBlockage layer可能會造成 P&R 上的出pin問題，所以不要多加ViaBlackage 在metal 上

24. 後必須check所有cell是flatten 並且是Merge

25. check creat contact 內的symbolic 是否被移除(remove symbol)

26. check Metal Text 是否和pin metal在一起(在z cell中常發現未在一起）

27. check ViaBlockage 和 pin metal 是否overlap

28.Abut其它cell 看看有無DRC Rule

29 .check pin metal 下有無metal draw layer，沒有要加上

30. run program of Caliber's DRC and LVS and ERC

31. run program of Random 50000 cell

32. 輸出端的inverter 的oxide 一定要盡量小，如此輸出才快

33. 輸出端的metal如果可以儘量和metal 包pin一樣大，如此電流密度才大

34. metal間的間距儘量balance 小可減少metal 電容