在Verilog HDL 模型中，所有时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延。`timescale编译器指令格式为：
`timescale time_unit / time_precision
time_unit 和time_precision 由值1、10、和100以及单位s、ms、us、ns、ps和fs组成。例如：
`timescale 1ns/100ps
表示时延单位为1ns, 时延为100ps。`timescale 编译器指令在模块说明外部出现, 并且影响后面所有的时延值。例如:
`timescale 1ns/ 100ps
module AndFunc (Z, A, B);
output Z;
input A, B;
and # (5.22, 6.17 ) Al (Z, A, B);
//规定了上升及下降时延值。
endmodule
编译器指令定义时延以ns为单位，并且时延为1/10 ns（100 ps）。因此，时延值5.22对应5.2 ns, 时延6.17对应6.2 ns。如果用如下的`timescale程序指令代替上例中的编译器指令,
`timescale 10ns/1ns
那么5.22对应52ns, 6.17对应62ns。
在编译过程中，`timescale指令影响这一编译器指令后面所有模块中的时延值，直至遇到另一个`timescale指令或`resetall指令。当一个设计中的多个模块带有自身的`timescale编译指令时将发生什么？在这种情况下，
模拟器总是定位在所有模块的时延上，并且所有时延都相应地换算为时延。例如，
`timescale 1ns/ 100ps
module AndFunc (Z, A, B);
output Z;
input A, B;
and # (5.22, 6.17 ) Al (Z, A, B);
endmodule
`timescale 10ns/ 1ns
module TB;
reg PutA, PutB;
wire GetO;
initial
begin
PutA = 0;
PutB = 0;
#5.21 PutB = 1;
#10.4 PutA = 1;
#15 PutB = 0;
end
AndFunc AF1(GetO, PutA, PutB);
endmodule
在这个例子中，每个模块都有自身的`timescale编译器指令。`timescale编译器指令次应用于时延。因此，在个模块中，5.22对应5.2 ns, 6.17对应6.2 ns; 在第二个模块中5.21对应52 ns, 10.4对应104 ns, 15对应150 ns。如果仿真模块TB，设计中的所有模块时间为100 ps。因此，所有延迟（特别是模块TB中的延迟）将换算成为100 ps。延迟52 ns现在对应520*100 ps，104对应1040*100 ps，150对应1500*100 ps。更重要的是，仿真使用100 ps为时间。如果仿真模块AndFunc，由于模块TB不是模块AddFunc的子模块，模块TB中的`timescale程序指令将不再有效。
