Verilog HDL 结构建模--模块定义结构

在3.3.1中，我们已简单介绍了结构化的描述方式，本章节再总结一下。

5.1 模块定义结构
我们已经了解到，一个设计实际上是由一个个module 组成的。一个模块module 的结构如下：
module module_name (port_list) ;
Declarations_and_Statements

endmodule

在结构建模中，描述语句主要是实例化语句，包括对Verilog HDL 内置门如与门（and）异或门（xor）等的例化，如3.3.1节中全加器的xor 门的调用；及对其他器件的调用，这里的器件包括FPGA厂家提供的一些宏单元以及设计者已经有的设计。
在实际应用中，实例化语句主用指后者，对内置门建议不采纳，而用数据流或行为级方式对基本门电路的描述。

端口队列port_list 列出了该模块通过哪些端口与外部模块通信。