集成齐纳二极管和次表面齐纳管

肖特基势垒 Schottky—barrier
金属和半导体接触，也和PN结一样在接触处的半导体表面层内，自然地形成了由半导体中的杂质离子组成的空间电荷层或耗尽层。其中存在的电子或空穴的势垒，叫做肖特基势垒。
以金属与N型硅接触为例。N型硅的功函数一般比金属的功函数小。金属与N型硅接触时，电子由硅流入金属，在硅表面层内出现由带正电的杂质离子组成的空间电荷层。其中存在由硅指向金属的电场及电子势垒。在平衡时，势垒高度大到足以阻止电子进一步流向金属，也就是说，越过势垒流入金属的电子流与由金属流入半导体的电子流相等。这个势垒就是肖特基势垒。

肖特基势垒和PN结势垒—样，也具有随外加电压改变的势垒电容及整流作用。加上正向电压(金属接正)时，耗尽层中电场减小，势垒降低，结果出现了由硅流向金属的净电子流。外加电压反向时，耗尽层中的电场及势垒高度和宽度增加，结果出现了由金属流向硅的很小的电子流。所以，肖特基势垒具有整流作用。
若硅掺杂很重，则势垒很薄，通过接触的电流主要是隧道电流。这时接触没有整流作用。通过接触的电流基本上是多数载流子电流。但是，如果势垒很高，则势垒层中可能有较大的空穴密度。在正向时，可能有空穴由势垒层扩散注入内部中性N区，成为储存电荷。
适当增大半导体的掺杂浓度，选用势垒高度小的金属—半导体接触，可减小少数载流子注入现象。

SBD在TTL中起到的嵌位作用
肖特基势垒二极管（SBD）具有可用于改善集成电路三个特点，即正向压降低、开关时间短和反向击穿电压高。
由于TTL集成电路在提高电路速度时存在矛盾，即要想减少电路导通延迟时间，可以通过加大输出管的基极驱动电流来实现，这势必使输出管在电路导通态的饱和深度增加，输出管的基区和集电区的超量存储电荷增加，在电路截止是加大了截止延迟时间；肖特基势垒二极管与可能饱和的晶体管集电结正向并接，由于SBD正向压降低的特点，是晶体管的饱和深度不能太深，从而有效的提高了电路速度。