Verilog HDL 条件运算符

4.6.5 条件运算符
条件操作符根据条件表达式的值选择表达式，形式如下：
cond_expr ? expr1 : expr2

如果cond_expr 为真(即值为1 )，选择expr1 ；如果cond_expr 为假(值为0 )，选择expr2 。如果
cond_expr 为x 或z ，结果将是按以下逻辑expr1 和expr2 按位操作的值： 0 与0 得0 ，1 与1 得1 ，其
余情况为x 。

如下所示:
wire [2:0] Student = Marks > 18 ? Grade_A : Grade_C;
计算表达式Marks > 18; 如果真, Grade_A 赋值为Student; 如果Marks < =18, Grade_C 赋值为Student 。