本篇主要涉及有关半导体存储器的存取方式及相应版图结构分析。
首先我们来看看一个基本的ROM存储器的结构及其工作方式。
假设2根地址线，4根数据位，即A[1:0], D[3:0]。A0,A1可以多产生2^n种变化，这里的n为2即可产生4种组合记为W[3:0](如图)。
| A0 | A1 | W0 | W1 | W2 | W3 |
| 0 | 0 | 0 | 0 | 0 | 1 |
| 0 | 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 0 | 1 | 0 | 0 |
| 1 | 1 | 1 | 0 | 0 | 0 |
表格中列出了不同的地址信号产生的不同选择，比如A0=0，A1=0时，只有W3=1，其余均为0。也就是说，如果定义1 (高电平)选中那么A0A1=00时，W3被选中。如上图所示，输出的数据即为D0=1,D1=1,D2=0,D3=0。 换句话说A0=0，A1=0就必然选中W3，所以完全可以用两个开关MOS来代替，如下图所示：
通常采用NMOS，就将开关MOS替换成NMOS接地，A0-A0反 反接，A1-A1反 反接即是。不过实际的ROM电路并不是直接连获取得电位，而是ROM的部分都是NMOS，BL线MOS源漏相连接地，WL控制gate以低电位选通(NMOS电位gate平时都是高电位，只有为低电位时才会阻断到地)。考虑到ROM的扩展性，还会有片选SEL端控制一个区域是否选中。
把电路画成版图就会有一些形式上的变化，除了考虑到结构的规整，也会考虑到是否因为过于庞大造成寄生的增加，影响到读取的速度，因此也就出现如图所示的结构分布。
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