正交检波中滤波器的优化设计

正交检波中滤波器的优化设计

朱明振
(西安电子科技大学电子所 陕西西安(710071)

为同时获得接收信号的幅值和相位信息，需要使用正交检波技术。模拟系统的设计较为简单，成本低，但差，可靠性不高，正交两路的器件和电路特性不能完全一致，能获得的镜频抑制比一般只有20～30dB，远不能满足现代雷达对正交采样系统的性能要求。使用中频采样正交检波就成为必然的选择。

中频采样正交检波的原理如图1所示，载频为人的信号经采样率为人的ADC采样后，进行数字混频，再经过低通滤波器滤除镜频分量，就得到了原信号的包络。

混频过程可以用二选一和求负电路代替，大大降低了乘积混频实现的复杂度。

2 滤波器的优化设计

下面讨论滤波器的优化设计。

设低通滤波器h(n)为N个系数，他的直接实现需要N个乘法器和N-1个加法器。线性相位FIR滤波器的系数是对称的，根据这个特点，改变滤波器的结构，可以使乘法器的个数减半。

这时，两路滤波器的系数个数均变为原来的一半，滤波器的实现复杂度也变为原型滤波器的一半。

现在，为了进一步优化滤波器的实现，把滤波器变成他的转置结构。可以注意到一个事实：输入信号先与多个系数相乘后再延时相加。在FPGA中，乘法一般要分解为加法完成，如果系数有公因子，则可以将公因子部分的乘法合并以充分使用FPGA内的逻辑资源。在滤波器的设计中只使用加法器和触发器，并且使加法器的数目少，被称为简化加法器图技术。

加法器的简化步骤为：

(1)去掉系数的符号，因为负号可以用减法来实现。
(2)写出所有系数的CSD编码。编码中的非零元
素个数表明了实现该系数乘法的复杂度，这可以作为后续优化工作的一个参考，防止逆向"优化"的发生。
(3)去掉系数中2'形式的因子，这是因为数据移位不需要运算单元。
(4)将剩余的系数分解因子，作为滤波器级数的参考。
(5)实现一个加法器可以实现的因子。
(6)对剩余的系数进行直观判断，由成本、值的系数出发，依靠加法器的串并联构造大的系数。

3.举例和结果

实现8阶对称系数滤波器需要4个乘法器和7个加法器，一个N位通用乘法器如果使用快速阵列乘法形式，需要N一1个加法器构成，不必考虑这种没有对常系数进行优化的情况。假设乘法结构已经针对常系数这个特点进行了优化，4个乘法器只使用了8个加法器完成，则整个滤波器共需17个加法器，若采用全流水技术提高数据吞吐率，每个加法层次为一个流水级，则滤波器为6级流水，共需27个寄存器。使用多相滤波和简化加法器图技术后，终优化后的滤波器实现只需要8个加法器，4级流水，16个寄存器，同时需要处理的数据速率只是低通滤波法的一半。

在这个例子中，只有系数45和756适用简化加法器图技术。如果滤波器的阶数较高，系数间能公用因子的概率也更大。一般而言，对于10阶以上的滤波器，简化加法图技术能够节省至少一半数量的加法器。

与对称系数简化滤波器结构的实现相比，本文提出的滤波器设计方法可以在数据处理能力加倍的情况下，使用的资源大大减少。对于内部没有集成硬件乘法器的FPGA，这种设计方法是有吸引力的。