高速电路中平行传输线间的串扰分析及解决方案

1 引 言
当信号线的长度大于传输信号的波长时，这条信号线就应该被看作是传输线(长线)，并且需要考虑印制板上的线间互连和板层特性对电气性能的影响^[2]。在高速系统中，信号线通常被建模为一个R—L—C梯形电路的级连^[2]。由于信号线上各处的分布参数存在差异，尤其是在芯片的输入、输出引脚处，这种差异更加明显。

当几条高速信号并行走线且这些信号线之间的距离很近时，就不能忽略串扰对系统的影响，信号频率变高、边沿变陡、印刷电路板的尺寸变小、布线密度加大等使得高速电路的串扰问题日益突出。串扰过大可能引起电路的误触发，导致系统无法正常工作。这就要求对高速串扰物体进行仿真分析并采取相应的措施使串扰减小到合理的范围。

2 串扰的理论基础
串扰(crosstalk)是指在两个不同的电性能之间的相互作用。产生串扰被称为Aggressor，而另一个收到串扰的被称为Victim。通常一个网络既是Aggressor(入侵者)，又是Victim(受害者)，如图1所示。依照离散式等效模间的线网称为干扰源网络来描述相邻传输线的串扰模型，传输线AB和CD的特性阻抗为Z0，且终端匹配电阻R=Z0。如果位于A点的驱动源为干扰源，则A—B间的线网称为干扰源网络(Aggressor Line)，C—D间的线网称为被干扰网络(Victim Line)。

串扰是由同一PCB板上的2条信号线与地平面引起的，是2条信号线之间的耦合、信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流，而感性耦合引发耦合电压。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响，图2示意出同层传输线之间的情况，他们之间串扰的大小正比于。不难理解加大并行信号之间间距或者减小信号到平面层之间的距离都有助于减小同层信号之间的串扰。对于距离介质高度不同的微带线，串扰的计算稍微复杂一些，他正比于，公式中的各项见图3；而对于处于不同层的带状线，信号串扰中H₁，H₂的值可以由表达式算出，如图4所示，然后再用上面的公式得到。

反向串扰随并行信号平行线长度的增大而迅速增强，到达某一值后将固定不变，不再随平行信号长度的变化而变化，把后向串扰到达稳定值的平行信号长度称为“关键长度”，这个长度可以折算成信号传输时延TRT，他与信号上升时间TR相等。因此，当TRT小于TR时，串扰大小与并行距离有关；当TRT大于TR时，串扰大小与并行距离无关。根据信号传输时延公式，这个关键信号长度可以由下面的公式计算得到：

这里εr是相对介电常数；L为平行线长度；带状线情况下a=1，b=O，微带线情况下a=475，b=67。
串扰带来的危害是多方面的。首先，耦合电磁场的变化会引起信号电压的变化，造成时钟、复位等信号的误动作；其次，在总线电路设计中反向串扰与信号叠加，会改变信号或下降时延，从而引起时序问题；再就是当串扰的叠加较为严重时，会造成信号误码，更有甚者信号会淹没在噪声之中。因此信号完整性分析中，串扰分析非常重要的，也是十分必要的。

3 串扰的仿真分析
以图5为基准，分别用3种方法进行数值仿真，得出的结果与之进行比较，分析这3种方法对串扰的影响。

3．1 间距增大对串扰的影响
由仿真结果可见，将传输线之间的距离由5 mil改为20 mil后，图6中接收端峰值(1．866 6 V)要明显比原来的峰值(2．074 4 V)平缓；驱动端峰值(1．726 7 V)也能看出要略小于原来驱动端的峰值(1．727 6 V)(因为在仿真过程中设置通过低阻抗的CMOS驱动端钳制于低电位，故驱动端波形看起来不如接收端直接)。说明增加走线之间的距离，接收端和驱动端的串扰都会减小，波形会得到改善。

3．2 介质层厚度减小对串扰的影响
对于传输线来说，信号层与参考层之间是用电介质填充的。当电介质变厚时，传输线特性阻抗变大，电介质变薄时，传输线特性阻抗变小。对于图5中的系统，通过改变参考层与信号层之间的介质厚度来观察串扰的变化。图7为电介质厚度从10 mil改为5 mil时相应被干扰对象的串扰仿真结果。由仿真结果可见，接收端峰值(1．964 3 V)和驱动端峰值(1．726 5 V)均要比未减小介质厚度之前的要小。说明传输线与参考层的距离，即传输线与参考层之间电介质的厚度对串扰有一定影响。一般说来，串扰随着介质厚度的减小而减小，反之亦然。

3．3 网络端接增加对串扰的影响
如图8所示，由仿真结果可见，接收端和驱动端的波形不再出现很尖锐的波峰，其峰值由原来的2．0744 V和1．7276 V跌落至1．8607 V和1．7218 V。说明增加网络端接对串扰有很大的影响，串扰波形可以得到很大改善。

4 减小串扰的方法
串扰在高速高密度的电路设计中普遍存在，串扰对系统的影响一般都是负面的。为减小串扰，基本的就是让干扰源网络与被干扰网络之间的耦合越小越好。在高密度复杂的PCB设计中完全避免串扰是不可能的，但在系统设计中，设计者应考虑不影响系统其他性能的情况下选择适当的方法来减小串扰。结合上面的仿真结果分析，我们得到如下减小串扰的方法：
(1)在布线规则允许的情况下，将两条传输线之间的距离增到或增加网络端接来减小串扰。

(2)在设计目标阻抗时，应该尽量使导体靠近地平面，使得传输线可以紧密地与地平面进行耦合，这样可以减小对邻近参考线的耦合及干扰。
(3)键信号采用差分布线技术，如系统时钟信号。
(4)同层的走线正交布线，可以抑制传输线的耦合。
(5)如果有可能，信号线应该设计成带状线或埋式微带线，以消除传输速度的变化。
(6)信号间平行走线的长度，尽量是一些比较短的平行线段，避免长的平行线段。
(7)妥善布局，防止布线时出现拥挤。
(8)尽量使用上升沿较慢的器件，但是在使用此方法时要非常小心，否则容易产生负面影响。

5 结语
数字系统设计已经进入一个新的阶段，许多过去属于次要地位的高速设计问题，现在已经对于系统性能具有关键的影响，包括串扰在内的信号完整性问题带来了设计观念，设计流程及设计方法的变革。本文介绍了传输线间串扰的相关理论，并通过Hperlynx软件对串扰进行仿真分析，通过拉大线距、减小介质层厚度、增加端接等方法，分析相关因素对串扰的影响，提出一些减小串扰的措施。这些结论对于在高速、高密度电路设计中解决串扰问题具有十分重要的意义。