用于DDS系统相位累加器的加法器设计

1 DDS基本原理

　　数字频率合成器是一种数字控制的锁相倍频器。其输出频率是基准频率的整数倍，通过频率选择开关改变分频比来控制压控振荡器的输出信号频率。

　　DDS的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。电路一般包括基准时钟、频率累加器、相位累加器、幅度／相位转换电路、D／A转换器和LPF(Low Phase Filter，低通滤波器)。频率累加器对输入信号进行累加计算，产生频率控制字。相位累加器是典型的反馈电路，他由N位全加器和N位累加寄存器级联而成，对代表频率的二进制码进行累加运算。幅度／相位转换电路实质上是一个波形寄存器，以供查表使用，读出的数据送入D／A转换器和LPF。

　　N位相位累加器由N位加法器和N位累加寄存器组成。每来一个时钟脉冲fCLK，N位加法器将频率控制字K与N位累加寄存器输出的累加相位数据相加，并把相加后的结果送至累加寄存器的输入端。累加寄存器一方面将上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，使加法器在下一时钟的作用下继续与频率控制字K相加；另一方面将这个值作为取样地址送入幅度／相位转换电路，幅度／相位转换电路根据这个地址输出相应的波形数据。经D／A转换器和LPF将波形数据转换成所需要的模拟波形。

　　相位累加器在基准时钟的作用下，进行线形相位累加，当N位相位累加器累加N次后就会产生溢出，这样就完成了一个周期，这个周期也就是DDS信号的频率周期。由此可见，相位累加器的速度是影响其系统速度的主要因素。本文的主要工作就是围绕着怎样改进DDS相位累加器的性能展开的。

2 相位累加器的优化设计

　　为了优化DDS系统的性能，提高其频率转化速度，并使其输出相位连续。本文就DDS相位累加器模块进行了改进。通常的电路设计中累加器模块常采用超前进位加法器，这种结构克服了串行进位引起的时间滞后，很大程度上提高了加法器的运算速度，但是仍有其不足之处。c₄=g₃+p₃g₂+p₃p₂g₁+p₃p₂p₁g₀+p₃p₂p₁p₀c₀ (1)

　　加法器位数越高，超前进位位就需要有越多输入的与门，虽然16位加法器可以用5个四位超前进位加法器级联而成，但是在四位超前进位加法器中就已经出现了四输入的与门，这样就大大减小了电路运算的速度，并引起大的功耗。而且在后期的版图设计中，会导致版图面积很大，不易布局布线。

　　在现代CMOS技术中，广泛采用镜像电路。一个镜像电路对nFET和pFET采用相同的拓扑连接晶体管。他的版图具有对称性，易于布局布线，并且节省版图面积。

　　且电路中NOMS及PMOS阵列的串联管子数多为3个。通过MOS管的RC模型，可以得出串联的管子数越少，电路功耗越小，且具有较短的上升下降时间。一个四位的超前进位加法器需要用216只MOS管，而利用镜像电路即使采用级联的方式实现四位全加器只需要112只管子，因此从版图面积来考虑，镜像加法器大大优于超前进位加法器。

　　为了验证镜像加法器在速度上是否优于超前进位加法器，本文在Cadence环境下对采用两种方法设计的四位全加器进行仿真，两个模型所采用的MOS管参数一致，仿真条件与所加激励也都相同。

3 仿真结果

　　仿真所采用的是四位全加器。四位超前进位加法器电路采用经典逻辑，而四位镜像加法器是将一位镜像加法器级联而成的。仿真所加的电压为2.7 V，P管宽长比为12：1，N管宽长比为4：1，超前进位加法器和镜像加法器的仿真时序分别如图4和图5所示。

　　仿真结果表明，镜像加法器电路不仅可以很好地实现加法功能，而且具有很短的上升下降时间，且输入信号变化时不会产生超前进位加法器那样的毛刺，输出信号非常稳定。对图4和图5进行采点计算，得到了电路延时的对比曲线。

　　速度是现代电子器件主要的技术指标，而对于直接数字频率合成器来说，速度直接影响着输出频率的值和系统的输出带宽，是重要的设计性能指标之一。采用上述镜像结构的相位累加器，将使DDS系统的速度得到改善。

4 结 语

　　本文着重研究DDS系统中的相位累加器，并采用镜像电路取代了超前进位加法器。仿真结果表明采用镜像电路所实现的加法器性能有了明显改进，而且兼顾了版图面积。下一步重点将开展DDS的系统优化研究工作。