时钟发生器(clock generator)是在主板上靠近内存插槽的一块芯片。它的作用是在主板启动时提供初始化时钟信号，让主板能够启动；并且能在主板正常运行时即时提供各种总线需要的时钟信号，以协调内存芯片的时钟频率。
时钟发生器包括两部分电路，一是供给CPU和外围硬件的时钟（系统时钟）产生电路，二是供给看门狗定时器和8位定时器H1（TMH1）的时钟（间隔时间发生时钟）产生电路。
时钟发生器内置锁相环电路，从32.768kHz时钟产生38.4MHz时钟，可减少音乐播放器等设备的功耗。
内置锁相环电路，从32.768kHz时钟产生38.4MHz时钟。
输出时钟特性
-周期性抖动: ≤ 15 psec rms
-相邻周期抖动: ≤ 20 ps rms
-时间间隔错误: ≤ 1 ns rms
可减少音乐播放器等设备的功耗。
-时钟发生过程中的电流消耗: ≤ 1.5 mA
-待机模式下的电流消耗: ≤ 1 ?A
1、应用领域趋向PC
PC一直都在利用时钟发生器来提供多个基准频率并对EMI加以抑制，而且，大多通过编程实现了一定程度的灵活性。除了PC以外，时钟发生器的应用领域正在逐步扩大。
嵌入式计算机生来就是时钟发生器的使用者。嵌入式计算机的实例包括打印机、家用电视游戏机、电缆和DSL调制解调器、机顶盒和汽车导航装置等等。和PC一样，在这些系统的设计中，系统成本是需要考虑的最为重要的因素之一。设计师们发现，的扩频时钟发生器能够使峰值EMI降低14？20dB。这样就可以取消许多屏蔽元件并往往能够将系统所使用的印刷电路板减少到4层。
时钟发生器还在许多手持式设备（比如数码相机）中得到应用。数码相机需要一个非常精确的基准信号来用作其传感器的取样时钟。设计师必须保证其采用的时钟发生器具有0ppm误差、低长期抖动和低边带噪声特性。除了性能的方面的考虑之外，用于手持式设备的时钟元件还需具备低功耗特性。设计师不得不选用具有低待机电流和低电压摆幅输出的时钟发生器。
在服务器和数据通信设备中，时钟发生器被用来生成许多基准定时频率。作为系统有效性确认的一部分，常常让设备经受频率安全性测试――故意使系统工作于一个异常高的频率条件下，以确定系统定时容限。在这种情况下，处理器将连续不断地对时钟发生器的寄存器值进行更新，以缓慢增加其输出频率。时钟发生器中的PLL必须具有足够低的环路带宽以避免在其输出中发生频率突变。该技术还被许多PC时钟所采用，以使最终用户能够选择对处理器进行“全面定时”。
由于这些都是庞大而复杂的系统，具有许多工作于相同时域的元件，因此，同时开关噪声有可能损害电源并使时钟性能下降。时钟发生器容易受到各种形式的电源噪声的影响，从而导致抖动。它们的性能在其模拟内核电源得到滤波器的良好保护的情况下达到。有些时钟售主在对其产品进行设计和特性分析时考虑到了苛刻的噪声条件，并能够就减少时钟抖动及改善系统定时容限为设计师提供实质性的帮助。
2、技术发展趋势
鉴于时钟发生器通常与处理器、ASIC和存储器相连接，因而它们会受到某些技术发展潮流的影响。随着这些器件的几何尺寸越来越小，它们要求更低的输入和内核电压源。因此，时钟发生器正在向低压信号传输过渡，以支持1.8V LVCMOS、LVDS或HSTL。然而，大多数时钟发生器仍然使用2.5V（或更高）的内核电压。
作为对低输出电压的补充，时钟发生器正在转向使用差分信号传输。与单端信号相比，差分信号对电源共模噪声的敏感性要弱一些，因而能够实现更加优良的时钟抖动性能。与单端信号的另一个不同点是，差分信号的接收无需等待输入达到规定的门限值（以检测一个逻辑状态变化），从而使得差分信号成为高速设计的理想选择。
不过，采用差分信号会给设计中的电路布局提出更加苛刻的要求。差分信号必须由一对长度相等的印制线来传输。阻抗失配或不当终接都有可能引起不需要的反射，这种反射会使信号边缘产生时间上的位移，从而导致差分信号交叉点的移动。
目前已可使用廉价的锗化硅（SiGe）工艺，该工艺将使时钟发生器的运行速度达到1GHz以上并实现性能上的提升。这将继续为新一代的时钟芯片开辟新的应用领域，如千兆位以太网、光纤通道和InfiniBand等。
时钟发生器在通信系统中的技术应用与准确度分析：
---带有数字 PLL 的时钟发生器是从参考晶体生成时钟的方便方法。这此器件可从单晶体生成数个不同的时钟频率，或从容易获得的标准晶体生成“独特的”或非标准频率。在所有情况下，这些器件都会用反馈闭环路与一些分压器跟踪输入参考，如图 3 所示。参考输入频率除以一个值 Q，这就得到一个信号，它与压控振荡器 (VCO) 输出除以P值所得的结果进行比较。P 与 Q 的设置使得鉴相器从两个分压器看到的频率相同 (FREF/Q = FVCO/P)。
鉴相器调节 VCO 的输入电压，直到两个分压器输出达到相位与频率匹配，并使其保持匹配。
---由于 VCO 输出跟踪参考输入，因此输出的精确度与参考输入的精确度相同。这就是说，如果参考输入随温度或时间发生变化，那么时钟发生器的输出也会随之变化。这种属性具有一个重要的好处，如果设计中最精确的参考用作时钟发生器的输入，那么时钟发生器的所有其他输出无需额外成本就都能获得精确参考的精确度！不过，时钟发生器可能会添加一个固定的准确度误差，这取决于 P 与 Q 计数的数字宽度以及参考输入频率与 VCO 频率之间的关系。大多数时间内，时钟发生器都能生成准确率误差为零的输出，但有时则会添加少量的误差。
---例如，对于 7 位 Q 分压器与 8 位 P 分压器而言，为了以 13.5 MHz 的输入获得 83.3330 MHz 的输出，的做法就是让 P = 179、Q = 29。由于 FREF/Q = FVCO/P（鉴相器频率），因此 FVCO 的计算方程式为 FVCO = P/Q × FREF。这里，FVCO = (179/29) 13.5 MHz = 83.327586 MHz。这就是说，VCO 频率将为 5.414 kHz，比理想的频率低 65 PPM。这对用作时钟源的晶体的容差、温度与老化而言会增加误差。
---如果我们将P分压器的精度 (resolution) 增加为 9 位，那么会发生什么情况呢？这使我们能够使用更好的解决方案，这时 P = 500、Q = 81。现在，FVCO = 500/81 × 13.5 MHz = 83.333333 MHz，这样就得到333 Hz，比理想频率高出4×10-6，比此前情况下的-65 PPM 准确度要高得多。
---那么，我们如何计算特定晶体时钟发生器输出的与最小频率呢？如果时钟发生器准确度误差为+4×10-6，那么需要增加晶体容差、老化以及温度特性。例如，晶体容差为+/- 30×10-6，随温度变化的改变幅度在 +/- 50×10-6 之内，每年偏移在 +/- 5×10-6 之内。这样，这种晶体三年之后时钟发生器的输出频率就会高达 + 4 + 30 + 50 + 3×5= +99×10-6或低至 + 4- 30- 50 -3×5=-91×10-6。因此，如果我们要求变化保持在 +/-100 ×10-6之内的话，那么这种时钟发生器配置的晶体比较合理的设计使用寿命就是三年。
