系统级芯片是以电子系统的系统功能为出发点,把系统模型,处理机制,芯片 结构,各层次电路直至器件的设计紧密结合起来,在单芯片上完成整个系统的功能。真正称得上系统级芯片集成，不只是把功能复杂的若干个数字逻辑电路放在同一个芯片上，做成一个完整的单片数字系统，而且在芯片上还应包括其它类型的电子功能器件，如模拟器件和专用存贮器，在某些应用中，可能还会扩大一些，包括射频器件甚至MEMS等。通常系统级芯片起码应在单片上包括数字系统和模拟电子器件。
20世纪90年代后期，随着半导体加工技术跨人深亚微米时代，可提供晶体管门电路在百万以上的设计和加工能力，使系统级芯片的概念有了实现的可能。
作为ASIC(Application Specific IC)设计方法学中的新技术，系统级芯片始于20世纪90年代中期。
1994年Motorola公司发布的Flex CoreTM系统(用来制作基于68000TM和PowerPCTM的定制微处理器)和1995年LSI Logic公司为SONY公司设计的系统级芯片，是基于IP(Intellectual Property)核完成系统级芯片设计的最早报道。由于系统级芯片可以充分利用已有的设计积累，显着地提高ASIC的设计能力，因此发展非常迅速。
进入21世纪，标志着ASIC设计时代结束，崭新的系统级芯片时代的到来。
为了适应科技发展和市场竞争的需要，系统设计者不断寻求更短的上市时间，更高的性能和更低的成本，所有这些都是推动系统级芯片需求的主要因素。世界系统级芯片市场1998年只有57亿美元，而到2003年已经达到了265亿美元，市场保持36％的年增长率。
作为IC设计技术和未来市场的走向，系统级芯片也逐渐受到了国内IC行业的重视。
系统级芯片是在单片上实现全电子系统的集成，具有以下几个特点：
1、规模大、结构复杂。
数百万门乃至上亿个元器件设计规模，而且电路结构还包括MPU、SRAM、DRAM、EPROM、闪速存贮器、ADC、DAC以及其它模拟和射频电路。为了缩短投放市场时间，要求设计起点比普通ASIC高，不能依靠基本逻辑、电路单元作为基础单元，而是采用被称为知识产权（IP）的更大的部件或模块。在验证方法上要采用数字和模拟电路在一起的混合信号验证方法。为了对各模块特别是IP能进行有效的测试，必须进行可测性设计。
2、速度高、时序关系严密。
高达数百兆的系统时钟频率以及各模块内和模块间错综复杂的时序关系，给设计带来了多问题，如时序验证、低功耗设计以及信号完整性和电磁干扰、信号串扰等高频效应。
3、系统级芯片多采用深亚微米工艺加工技术，在深亚微米时走线延迟和门延迟相比变得不可勿视，并成为主要因素。再加之系统级芯片复杂的时序关系，增加了电路中时序匹配的困难。深亚微米工艺的十分小的线间矩和层间距，线间和层间的信号耦合作用增强，再加之十分高的系统工作频率，电磁干扰、信号串扰现象，给设计验证带来困难。
1、设计再利用
数百万门规模的系统级芯片设计，不能一切从头开始，要将设计建立在较高的层次上。需要更多地采用IP复用技术，只有这样，才能较快地完成设计，保证设计成功，得到价格低的SOC，满足市场需求。
设计再利用是建立在芯核（CORE）基础上的，它是将已经验证的各种超级宏单元模块电路制成芯核，以便以后的设计利用。芯核通常分为三种，一种称为硬核，具有和特定工艺相连系的物理版图，己被投片测试验证。可被新设计作为特定的功能模块直接调用。第二种是软核，是用硬件描述语言或C语言写成，用于功能仿真。第三种是固核（firmcore），是在软核的基础上开发的，是一种可综合的并带有布局规划的软核。目前设计复用方法在很大程度上要依靠固核，将RTL级描述结合具体标准单元库进行逻辑综合优化，形成门级网表，再通过布局布线工具最终形成设计所需的硬核。这种软的RTL综合方法提供一些设计灵活性，可以结合具体应用，适当修改描述，并重新验证，满足具体应用要求。另外随着工艺技术的发展，也可利用新库重新综合优化。布局布线、重新验证获得新工艺条件下的硬核。用这种方法实现设计再利用和传统的模块设计方法相比其效率可以提高2一3倍，因此，0.35微米工艺以前的设计再利用多用这种RTL软核综合方法实现。
随着工艺技术的发展，深亚微米（DSM）使系统级芯片更大更复杂。这种综合方法将遇到新的问题，因为随着工艺向0．18微米或更小尺寸发展，需要精确处理的不是门延迟而是互连线延迟。再加之数百兆的时钟频率，信号间时序关系十分严格，因此很难用软的RTL综合方法达到设计再利用的目的。
建立在芯核基础上的系统级芯片设计，使设计方法从电路设计转向系统设计，设计重心将从今大的逻辑综合、门级布局布线、后模拟转向系统级模拟，软硬件联合仿真，以及若干个芯核组合在一起的物理设计。迫使设计业向两极分化，一是转向系统，利用IP设计高性能高复杂的专用系统。另一方面是设计DSM下的芯核，步入物理层设计，使DSM芯核的性能更好并可遇测。
2、低功耗设计
系统级芯片因为百万门以上的集成度和数百兆时钟频率下工作，将有数十瓦乃至上百瓦的功耗。巨大的功耗给使用封装以及可靠性方面都带来问题，回此降低功耗的设计是系统级芯片设计的必然要求。设计中应从多方面着手降低芯片功耗。
（1）在系统设计方面，降低工作电压是一方面，但太低工作电压将影响系统性能。比较成熟的方法是采用空闲（1d1e）模式和低功耗模式，在没有什么任务的情况下使系统处于等待状态或处于低电压低时钟频率的低功耗模式。采用可编程电源是挟取高性能低功耗的有效方法。
（2）在电路组态结构方面尽可能少采用传统的互补式电路结构， 因为互补电路结构每个门输入端具有一对P、 NM0S管，形成较大的容性负载，CMOS电路工作时对负载电容开关充放电功耗占整个功耗的百分之七十以上，因此深亚微米的电路结构组态多选择低负载电容的电路结构组态，如开关逻辑，Domino逻辑以及NP逻辑，使速度和功耗得到较好的优化。
（3）低功耗的逻辑设计，一个数百兆频率的工作的系统不可能处处都是几百兆频率工作，对于电路中那些速度不高或驱动能力不大的部位可采用低功耗的门，以降低系统功耗。因此在逻辑综合时就将低功耗优化设计加进去，在满足电路工作速度的前题下，尽可能用低功耗的单元电路。
（4）采用低功耗电路设计技术， MOS输出电路几乎都采用一对互补的P、 NMOS管，在开关过程中，在瞬间存在两个器件同时通导，造成很大功耗，对系统级芯片引出腿多，电路频率高，这一现象更存严重，回此在电路设计时应尽可能避免这一问题出现以降低功耗。
3、可测性设计技术
系统级芯片是将芯核和用户自己定义的逻辑（UDL一起集成，芯核深埋在芯片中，芯核不能事先测试。只能在系统级芯片被制造出来后作为系统级芯片的一部份和芯片同时测试。因此对系统级芯片测试存在许多困难，首先是芯核是别人的，选用芯核的设计者不一定对芯核十分了解，不具备对芯核的测试知识和能力。再加之芯核深埋在芯片之中，不能用测试单个独立芯核的方法去处理集成后的芯核测试。只能通过某种电路模块的接入将芯核和外围测试资源接通，常用的方法有以下几种：
（1）并行直接接入技术，它是将芯核的I／O端直接接至芯片的引出端，或者通过多路选择器实现芯核I／O端和芯片引出端公用。对芯片内箝入芯核比较少的芯片或有丰富引出端可利用的芯片往往用这种方法。并行直接接入的优点是可直接不利用独立芯核的测试方法测试片上箝入的芯核。
（2）串行扫描链接入法，本方法是在芯核四周设置扫描链，使芯核的所有I／O都能间接的不时）围接通。通过扫描链，可以将测试图形传至测试点，也可以将测试响应结果传出。边界扫描技术就是一种特定的接入方法。串行扫描方法的优点是节约引出端口。
（3）接入功能测试机构，这种方法是在芯核周围接入逻辑模块以产生或传播测试图形。片上自测试是其中一种，在片上接入测试资源，实现对特定芯核的测试。自测试降低了外围接入模块的复杂性，只需简单的测试接口，绝大多数存贮器测试可用此方法，将自测试逻辑和存贮器芯核设计在一起。
一个完整的系统级芯片测试应包括芯核内部测试，以保证每个芯核正确无误。还应通过周围逻辑电路进行跨芯核的测试，以及对用户自定义逻辑电路的测试。芯片设计时可测性设计的任务是将测试装置和被测系统级电路通过DFT的测试线路连成一个统一的机构。 可将各个芯核的接入路径和芯片总线相连，也可将需控制和需观察的测试点接在扫描链中。形成一个统一的可为测试装置控制的整体。
4、深亚微米SOC的物理综合
由于深亚微米时互连线延迟是主要延迟因素，而延迟又取决于物理版图。因此传统的自上而下的设计方法只有在完成物理版图后才知道延迟大小。如果这时才发现时序错误，必须返回前端，修改前端设计或重新布局，这种从布局布线到重新综合的重复设计可能要进行多次，才能达到时序目标。随着特征尺寸的减少，互连线影响越来越大。传统的逻辑综合和布局布线分开的设计方法已经无变得无法满足设计要求。必须将逻辑综合和布局布线更紧密的联系起来，用物理综合方法，使设计人员同时兼顾考虑高层次的功能问题、结构问题和低层次上的布局布线问题。物理综合过程分为初始规划、RTL规划和门级规划三个阶段。
在初始规划阶段，首先完成初始布局，将RTL模块安置在芯片上，并完成I/O布局，电源线规划。根据电路时序分折和布线拥挤程度的分析，设计人员可重新划分电路模块。通过顶层布线，进行模块间的布线。并提取寄生参数，生成精确线网模型，确定各个RTL模块的时序约束，形成综合约束。
RTL规划阶段是对RTL模块进行更精确的面积和时序的估算。通过RTL估算器快速生存门级网表，再进行快速布局获得RTL模块的更精确描述。并基于这种描述对布局顶层布线、管脚位置进行精细调整。获得每一RTL模块的线负载模型和精确的各模块的综合约束。
门级规划是对每一RTL级模块独立地进行综合优化，完成门级网表，进行布局布线。对每一RTL模块和整个芯片综合产生时钟树。还进行时序和线扔挤度分析，如果发现问题，可进行局部修改。由于物理综合过程和前端逻辑综合紧密相连，逻辑综合是在布局布线的基础上进行，因此延迟模型准确，设计反复较少。
5、设计难技术
设计验证是设计工作中十分重要的一环，电路规模越大系统越复杂占用验证时间越长。目前市场上已经有了适合不同设计领域和设计对象的CAD工具但如果用这些工具来验证系统级芯片设计需将它们安需要组合，并集成在同一环境中。
模拟电路模拟需要晶体管级模型，大部分模拟工具都是从SPICE衍生出耒，由于要求解电路方程，电路越复杂模拟时间越长。利用并行结构分别进行数值解算和利用模型进行模拟，可大大提高模拟速度，能对数万元器件电路乃至芯核进行模拟。但要对整个数百万门规模的SOC进行模拟还是有困难的。另一方面深亚微米系统级芯片线网延迟超过门延迟，工作频率数百兆，信号间的打扰，信号完整性分析也必须通过晶体管级的模拟才能确定。而数字信号模拟只需逻辑模型，模拟速度快，规模大。由此看来，物理设计后提取各模块晶体管和连线参数，首先进行模块级验证，在引基础上再通过支持多种不同模型的模拟器联合模拟以解决SOC设计中的验证问题。
在系统级芯片上，几乎都要用到微处理器以及专门的软件和硬件。硬件和软件之间是密切相关的。但在系统被做出之前，软硬件之间的相互作用通常是很难精确测出的。一些设计错误也不会明显表现出来。为了解决这一问题，必须采用硬件/软件协同验证技术。
设计一个系统级芯片除了选择设计工具、单元库和芯核以外，还需决定采用什么加工工艺。各ASIC厂家的CMOS数字逻揖加工能力差别不大，但对于单片系统集成来说，还要根据需要增加其它特殊模块，这需要增加掩模工艺步骤。例如 SRAM要增加两次掩模，对闪速存贮器要增加5次掩模，对模拟电路至少要增加2－3次掩模用于金属一金属电容器，多晶一多晶电容器和多晶硅电阻制作，对十这些不同厂家差别很大。设计者必须根据特殊模块要求和IP芯核要求去选择合适的加工厂家，使之工艺加工达到芯核指标和特殊模块要求。如你打算做一个混合信号单片系统，你必须选择一个加工厂家对模拟模块加工能力和数字／模拟之间的隔离问题足以达到你的单片系统设计要求。
选择加工厂家的另一个因素是决定于单片系统对存贮器的技术要求。要了解该厂家的存贮器模块尺寸限界和配置限界能否满足单片系统的技术要求。一定要确认ASIC加工厂家能否有能力将你的数字电路和存贮器同时放在一个芯片上。
1．功能设计阶段。设计人员产品的应用场合，设定一些诸如功能、操作速度、接口规格、环境温度及消耗功率等规格，以做为将来电路设计时的依据。更可进一步规划软件模块及硬件模块该如何划分，哪些功能该整合于SOC 内，哪些功能可以设计在电路板上。
2．设计描述和行为级验证能设计完成后，可以依据功能将SOC 划分为若干功能模块，并决定实现这些功能将要使用的IP 核。此阶段将接影响了SOC 内部的架构及各模块间互动的讯号，及未来产品的可靠性。 决定模块之后，可以用VHDL 或Verilog 等硬件描述语言实现各模块的设计。接着，利用VHDL 或Verilog 的电路仿真器，对设计进行功能验证（function simulation，或行为验证behavioral simulation）。注意，这种功能仿真没有考虑电路实际的延迟，但无法获得精确的结果。
3．逻辑综合确定设计描述正确后，可以使用逻辑综合工具（synthesizer）进行综合。综合过程中，需要选择适当的逻辑器件库（logic cell library），作为合成逻辑电路时的参考依据。硬件语言设计描述文件的编写风格是决定综合工具执行效率的一个重要因素。事实上，综合工具支持的HDL语法均是有限的，一些过于抽象的语法只适于做为系统评估时的仿真模型，而不能被综合工具接受。逻辑综合得到门级网表。
4．门级验证（Gate-Level Netlist Verification） 门级功能验证是寄存器传输级验证。主要的工作是要确认经综合后的电路是否符合功能需求，该工作一般利用门电路级验证工具完成。注意，此阶段仿真需要考虑门电路的延迟。
5．布局和布线布局指将设计好的功能模块合理地安排在芯片上，规划好它们的位置。布线则指完成各模块之间互连的连线。注意，各模块之间的连线通常比较长，因此，产生的延迟会严重影响SOC 的性能，尤其在0.25 微米制程以上，这种现象更为显着。
6．电路仿真在这个阶段，除了重复验证SOC 的功能是否外，还需要确认在考虑门电路延迟和连线延迟的条件之下，电路能否正常运作。电路仿真是基于最终时序的版图后仿真，往往作为流片前签收sign-off 的条件。所有时序的仿真，一般是使用SDF（标准延时）文件来输入延时信息。由于需要考虑的参考很多，这次仿真时间将数倍于先前的仿真。同时进行的软件协同设计，要考虑指令集、指令编译系统、开发集成环境、模拟仿真设备等。在硬件和软件设计的过程中，需要进行系统验证，一般对于数字电路采用FPGA 基本就可以实现验证过程，而对于数模混合电路的系统芯片来说，验证则要复杂得多。SOC 开发的一个简单流程除了拥有经验丰富的设计团队，成功的SoC 芯片设计还需要如下几个方面的准备和整合：
(1) 先进的设计工具及可靠的设计方法。设计工具和方法决定了SoC 设计效率和芯片性能的基础。对于在进行具体的SoC 设计的同时，高效和及时的EDA 厂商的设计工具本地化支持，以及先进设计方法的交流也是一个SoC 芯片设计成功及能持续提高的重要保证。
(2) 适当的IP（包括IP 提供商及其IP 的选择）和可靠的Library（包括Library 提供商的选择）。
(3) Foundry 及其工艺的考虑和选择。SOC 设计初级培训（Altera 篇） 对于SoC 芯片设计，除了重视EDA 设计工具和方法的确定，整个芯片Tape-out 的供应链的管理也非常重要，尤其是深亚微米（Deep Sub-Micron)的设计。其中包括，Foundry 及其制造工艺的确定，和与该工艺相对应的IP 和Library 的选择。先进的EDA 设计工具和方法，适当的工艺、IP 和Library 的确定可以降低芯片设计和制造中不必要的风险、时间延误、和费用支出，并提高芯片设计一次成功的可能。
设计验证是设计工作中十分重要的一环，电路规模越大系统越复杂占用验证时间越长。目前市场上已经有了适合不同设计领域和设计对象的CAD工具。但如果用这些工具来验证系统级芯片设计需将它们桉需要组合，并集成在同一环境中。
模拟电路模拟需要晶体管级模型，大部分模拟工具部是从SPICE衍生出来，由于要求解电路方程，电路越复杂模拟时间越长。利用并行结构分别进行数值解算和利用模型进行模拟，可大大提高模拟速度，能对数万元器件电路乃至芯核进行模拟。但要对整个数百万门规模的系统级芯片进行模拟还是有困难的。
现在，还没有验证系统级芯片的标准方法。由于大约70％的设计工作都在验证上，验证途径标准化已经变得非常必要。
以平台为基础的系统级芯片验证
平台为基础系统级芯片验证强调软/硬件的协同设计和仿真，验证方式上有基于数学推导的形式验证方法和基于仿真的动态功能验证。
形式验证的代码覆盖率好，但涉及较复杂的数学推导，推导本身的正确性难以把握。而且，系统较复杂时，形式验证会成为整个项目进展的瓶颈，甚至由于成本太高而不能实施。
动态验证关注整个系统或其中某些部分的仿真运行，对仿真结果做出判断和调试。
系统级芯片一般是由统一的总线结构连接起来的IP核的聚集。基于总线结构的验证模型是目前系统级芯片中比较成熟的技术。
总线结构一般通过总线功能模型(BFM)来模拟，该模型的复杂度由总线协议来决定，分为预捆包的PLI（编程函言接口）为基础的BFM和用户定制的Verilog BFM。
一个完整测试工作台（testbench）的建立需要5要素：验证计划、测试实例、完整BFM、待测部件DUT和测试工作台。
黑盒验证方法
验证计划与设计规范
统一验证语言文本
部件级的测试实例移植到系统级
测试工作台
在实际应用中，由于芯片结构的复杂性增强，也有可能导致测试成本增加，及生产成品率下降。虽然，使用基于IP 模块的设计方法可以简化系统设计，缩短设计时间，但随着SoC 复杂性的提高和设计周期的进一步缩短，也为IP 模块的重用带来了许多问题：
(1) 要将IP 模块集成到SoC 中，要求设计者完全理解复杂IP 模块的功能、接口和电气特性，如微处理器、存储器控制器、总线仲裁器等。
(2) 随着系统的复杂性的提高，要得到完全吻合的时序也越来越困难。即使每个IP 模块的布局是预先定义的，但把它们集成在一起仍会产生一些不可预见的问题，如噪声，这些对系统的性能有很大的影响。IP 模块的标准化可以在一定程度上解决上述问题。过去，各个芯片设计公司、IP 厂商和EDA 公司以自己内部的规范作为设计标准，但随着SoC 设计的中心向用户端的转移，IP 模块的广泛使用，以及越来越多EDA 工具的出现，这些内部标准已经无法适应SoC 设计的需要。为了解决IP 模块的接口和通信协议问题，SoC 的主要供应商开发了自己的SoC 片上总线结构标准，如IBM 的Core Connect 和ARM 的AMBA，这些总线结构通常与一个处理器体系结构相关联，如PowerPC 或ARM。对公共通信原理、公共设计格式以及设计质量测量和保证的统一方法的需求推动了SoC 标准化的发展。所以，国际上出现了多个类似VSIA 这样的SoC标准化组织，VSIA 于1996 年成立，目前有200 多个成员，其目标是建立统一的系统级芯片业的目标和技术标准，通过规定开放标准，方便不同IP 模块的集成。
一. 从产品迈向解决方案
以前，IC产业者可以单凭系统中特定功能的离散IC，如微处理器、周边IC或界面IC，在市场上创造不错的业绩。
一旦跨入系统级芯片时代，单一系统级芯片便可含括某一特定应用的完整系统功能，此产品趋势将导致市场领域的细化与业者间的跨界竞争。
二. 系统业者/IC产品业者分工模式的改变
系统级芯片会促使系统产品硬件规划的附加价值，由系统业者端向IC产品业者端移动。
对系统业者而言，以硬件设计与组装来降低生产成本或增加性能与功能的能力将为之减弱，所以必须靠其他要素来维持自身附加价值。除了可强化品牌/通路外，产品本身的优势则将转进至IC功效的发挥或应用软件的支援。
对IC产品业者而言，在供应链中的附加价值等可进一步提升，更有机会在供应链间利润重分配的过程中取得主动权。而供应链中IC产品业者与终端消费者间的距离亦将得以压缩。
此外，在系统业者与IC产品业者分工模式改变的情况下，系统业者内部研发资源亦将逐步向IC产品业者流动。
三. 供应链各部门间联盟合作之风盛行
由于打造系统级芯片需要软件、硬件、IC设计、IC制造、封装、测试、半导体设备、IP、IC设计服务与EDA业者间价值活动的整台方得以实现，其牵连到的各产业部门非常广泛，且单一部门／业者往往无力于公司内部建置所有资源，而必须向外取得，因此跨各产业部门间的联盟合作将颇为盛行。
由于IC产品业者由于无法接触到“终端客户”，对系统需求的掌握度往往不够精确，因此促使IC产品业者与系统业者结盟，共同进行产品定义，以使系统级芯片产品能在市场上获得成功。
四.晶圆制造的生态变动
系统级芯片对晶圆制造的生态分布将造成莫大打击。
目前晶圆制造业者可分为晶圆代工、逻辑/非挥发性记忆体IDM厂、DRAM厂等族群，各族群有着不同的核心能力。
系统级芯片则适于晶片内整合不同的功能线路区块，此产品的改变打破了传统制程上、产品上的分别，乃至晶圆制造族群间的界限，各族群将由自身核心竞争力出发，寻求最有利于自己的系统级芯片产品定义方式，规划一条自目前产业位置至系统级芯片时代的演化之路，并期待能在跨族群的竞争下抢占上风。
五. IC业的虚拟再集成
今天IC业和许多构成IC业价值链的焦点分层，将继续沿着已经走了十几年的分工之路走下去，即从垂直结构逐步向水平结构过渡。这种分工促进了系统级芯片技术的成长，缩短了上市周期，降低了芯片造价，提高了经营效率。
分工的发展经历了两个阶段：个阶段是20世纪80年代后期的设计与加工分离。在这个阶段，从事设计的无生产线（Fabless）公司销售产品，但不拥有加工条件；而加工公司专门提供加工服务。负担着芯片加工设施大量开支的加工公司，基本上可以不用面对产品公司跨入IC业时所面临的风险
第二个阶段是20世纪90年代末独立lP供应商的出现。系统级芯片技术的复杂度很高，大大加重了设计负担，于是，产生了对验证好的第三方IP核的需求，以简化多功能芯片的设计。在这个阶段，加工公司再提供IP硬核，以及加速经过验证的IP核向更小几何尺寸移植等方面扮演着重要的角色。因此，加工公司处于未来开放式IP时代的焦点，将促进系统设计、IC设计、第三方IP和电子设计自动化等这些商业增值活动的虚拟再集成。
系统级芯片趋势将进一步加速分工的进化。分析家预测，设计服务和IP将成为分工的主旨，然后是纯粹的加工。第三方IP供应商将为无生产线公司、集成器件制造商和系统设计公司进一步减少进入市场和缩短上市周期方面的种种障碍。
