闪速存储器

概要

　　闪速存储器的基本存储器单元结构如图1所示。一眼看上去就是n沟道的MOSFET那样的东西，但又与普通的FET不同，特点是在栅极（控制栅）与漏极／源极之间存在浮置栅，闪速存储器利用该浮置栅存储记忆。

　　图1 闪速存储器的单元结构

　　浮置栅被设计成可以存储电荷的构造，栅极及主板利用氧化膜进行了绝缘处理，一次积累的电荷可以长时间（10年以上）保持。当然，如果氧化膜存在缺陷，或者由于某种原因使绝缘膜遭到破坏，那么闪速存储器将失去记忆。同时，因为热能必定致使电荷以某概率发生消减，因此数据保存的时间将受到温度的影响。

　　下面，我们将进一步讨论闪速存储器的擦除与写人的原理。

　　我们知道，数据的写人与擦除是通过主板与控制栅之间电荷的注人与释放来进行的。例如，一般的NOR闪速存储器在写人时提高控制栅的电压，向浮置栅注人电荷（图2）。而数据的擦除可以通过两种方法进行。一种方法是通过给源极加上＋12V左右的高电压，释放浮置栅中的电荷（Smart Voltage Regulator）；另一种方法是通过给控制栅加上负电压（-10V左右），挤出浮置栅中的电荷（负极门擦除法）。各种电压提供方式如图3所示。

　　图2 闪速存储器的写入操作

　　图3 闪速存储器的擦除操作

　　图4图示了闪速存储器单元的电压－电流特性。浮置栅的电荷可抵消提供给控制栅的电压。也就是说，如果浮置栅中积累了电荷，则阈值电压（Vth）增高。与浮置栅中没有电荷时的情况相比，如果不给控制栅提供高电压，则漏极－源极间不会处于导通的状态。因此，这是判断浮栅中是否积累了电荷，也就是判断是“1”还是“0”的机制。

　　图4 闪速存储器单元的电压一电流特性变化

　　那么，写入操作是提高了Vth还是降低了Vth呢？根据闪速存储器的类型情况也有所不同。作为传统EPROM的一般替代晶的NOR以及硅盘中应用的NAND闪速存储器，在写入时为高Vth；而AND及DINOR闪速存储器中，在写人时为低Vth。

分类及特征

　　闪速存储器根据单元的连接方式，如表所示，可分成NAND、NOR、DINOR（Divided bit Line NOR）及AND几类。NAND闪速存储器单元的连接方式如图1所示，NOR闪速存储器如图2所示，DINOR闪速存储器如图3所示，AND闪速存储器单元的结构如图4所示。市场上销售的闪速存储器基本上就是NOR及NAND两种，其中只有NAND闪速存储器的单元是串联的，其他所有类型的单元都是并联的。

　　表  闪速存储器的单元方式

　　NOR闪速存储器以读取速度100ns的高速在随机存取中受到人们的青睐。但由于其单元尺寸大于NAND闪速存储器，存在着难以进行高度集成的问题。写人时采用CHE（Channel HotElectron，沟道热电子）方式，即在栅－漏之间加上高电压，提高通过沟道的电子能量，向浮置栅中注入电荷。这样，由于损耗电流变大，在写入时必须由外部其他途径提供＋12V左右的电源，因而不适合低电压操作。

　　图1  NAND闪速存储器的单元结构

　　图2  NOR闪速存储器的单元结构

　　与NOR闪速存储器相比较，东芝公司开发的NAND闪速存储器却能够进行高度集成，写人方式也因采用了被称为隧道的方式，即利用了氧化膜所引起的隧道效应现象，故与NOR闪速存储器相比，具有损耗电流较小的特征。但在另一方面，由于单元是串联连结的，所以面向顺序存取，具有随机存取速度慢的缺点。

　　图3  DINOR闪速存储器的单元结构

　　三菱与日立结合NAND及NOR闪速存储器的特点，开发了DINOR（Divided bit－line NOR）闪速存储器以及AND闪速存储器。

　　DINOR闪速存储器的结构是将数据线（位线）分离成主数据线与子数据线的层次，通过各个存储器单元与子数据线的连接，既可以具有像NAND那样的高度可集成性，又具各与NOR同等程度以上的高速随机存取性。因为写人操作也采用了隧道方式，所以较小的写入电流就可完成写人操作。又因数据置换所需要的高电压升压电路可以设计于芯片内部，因此可以进行低电压的单一电源操作。

　　图4  AND闪速存储器的单元结构

　　AND闪速存储器单元的源线也设计了分离的子源线，是倾向于顺序存取的产品。除了能够以与硬盘一个扇区相同的512字节大小的小块单位进行写人及读取操作以外，还具有DINOR的低功耗特长，可以面向硅盘等展开应用。单元的连接方式与NOR闪速存储器相同，写入逻辑为反相（NOR写人时Vth变高，而AND式则降低），命名为AND式。

　　现在的NOR闪速存储器也致力于改良，目的在于将写人操作也采用隧道方式以降低功耗，或者通过单元物理结构上的改善等，使低电压单一电源类型的闪速存储器也形成产品。以文件为使用目的的AND及NAND两种类型的闪速存储器目前已在市场上流通，应用于大容量的Flash ATA卡等方面。

指令

　　通过地址与数据特定组合的若干次写入序列，向闪速存储器发出指令。利用这样的序列，防止由于编程错误及开通电源的暂时不稳定等因素所引发偶然擦除及写入操作。

　　Am29F010A的指令定义如表所示。例如，当编程指令（向闪速存储器特定地址写入数据）下达时，如下所述：

　　①向555h地址写入AAh；

　　②向2AAh地址写入55h；

　　③向555h地址写入A0h；

　　④向希望写人地址（PA）处写人希望写入的数据（PD）。

　　表 Am29F010A的指令定义

　　RA：读地址；PA：编程地址；SA：扇区地址；RD：读数据；PD：编程数据

　　通过上述4次写入序列完成写人操作。的写操作完成后，根据读取状态来判断内部操作是否结束。

在图像采集系统中的应用

　　图像的保存和恢复是一个图像采集系统所不可或缺的功能之一。保存图像信息所用的介质或设备有很多种，如常用的电影胶片、胶卷、硬盘、软盘、光盘、各种静态和动态RAM、ROM以及固态存储器件等。其中，Flash ROM以其内容掉电不消失、价格低廉、控制方法灵活、与微处理器接口方便等特点，越来越多地应用在图像采集与存储系统中，如常见的数码像机。因此，研究Flash ROM在图像采集记录系统中的应用技术有着重要的意义。

　　1 闪速存储器的分类和发展现状

　　目前常见的图像采集记录系统如数码像机、数码摄像机中，通常采用半导体存储器作为其记忆部分。半导体存储器通常可分为随机存储器（RAM）和只读存储器（ROM[_]。RAM的内容可以随时刷新，访问速度快，但是掉电后其存储的信息会丢失；ROM则具有掉电不丢失数据的特性。通常ROM又可分为固定ROM、PROM、EPROM和EEPROM。

　　图1 K9F1208UOM引脚定义

　　闪速存储器（Flash ROM）属于半导体存储器的一种，属于非易失性存储器NVM（Non-Volatile Memory）。它采用类似于EPROM的单管叠栅结构的存储单元揣怕，是新一代用电信号擦除的可编程ROM；它既吸收了EPROM结构简单、编程可靠的优点，又具有EPROM用随道效应擦除的快捷特性，集成度可做得很高，因而在便携式数据存储和各种图像采集记录系统中得到了广泛的应用。

　　全球闪速存储器的主要供应商有AMD、Atmel、Fujistu、Hitachi、Hyundai、Intel、Micron、Mitsubishi、Samsung、SST、Sharp、Toshiba。由于各自技术架构的不同，分为几大阵营，因此闪速存储也按其采用技术的不同而分为几大类：

　　*NOR技术——代表公司Intel，特点为擦除和写入慢、随机读快；

　　*NAND技术——代表公司Samsung，特点为随机读写慢、以页为单位连续读写快；

　　*AND技术——代表公司Hitachi，特点为低功耗，价格高。

　　*由EEPROM派生的闪速存储器。特点：介于NOR与EEPROM之间。

　　存储器的发展具有容量更大、体积更小、价格更低的趋势，这在闪速存储器行业表现得淋漓尽致。随着单导体制造工艺的展，主流闪速存储器厂家采用0.18μm，甚至0.15μm的制造工艺。

　　借助于先进工艺的优势，闪速存储器的容量可以变大：NOR技术将出现256Mb的器件，NAND和AND技术已经有16Gb的器件。

　　芯片的封装尺寸更小：从最初DIP封装，到PSOP、SSOP、TSOP封装，再到BGA封装，闪速存储器已经变得非常纤细小巧。

　　工作电压更低：从最初12V的编程电压，一步步下降到5V、3.3V、2.7V、1.8V单电压供电；符合国际上低功耗的潮流，更促进了便携式产品的发展。

　　位成本大幅度下降：采用NOR技术的Intel公司的28F128J3价格为25美元，NAND技术和AND技术的闪速存储器已经突破10MB 2美元的价位，性价比极高。

　　本文中讨论的是采用NAND技术的K9F1208U0M。

　　图2 AT90S8515和K9F1208UOM硬件接口原理

　　2 64M闪速存储器K9F1208UOM简介

　　K9F1208U0M是Samsung公司生产的采用NAND技术的大容量、高可靠Flash存储器。该器件采用三星公司的CMOS浮置门技术和与非存储结构，存储容量为64M×8位，除此之外还有2048K×8位的空闲存储区。该器件采用TSSOP48封装，工作电压2.7～3.6V。

　　K9F1208U0M对528字节一页的写操作所需时间典型值是200μs，而对16K字节一块的擦除操作典型民仅需2ms。每一页中的数据出速度也很快，平均每个字节只需50ns，已经与一般的SRAM相当。8位I/O端口采用地址、数据和命令复用的方法。这样既可减少引脚数，还可使接口电路简洁。片内的写控制器能自动执行写操作和擦除功能，包括必要的脉冲产生，内部校验等，完全不用外部微控制器考虑，简化了器件的编程控制难度。

　　2.1 器件结构

　　K9F1208U0M的结构如图1所示。由以下几部分组成：

　　①地址译码器。它是一个二维的译码器，A0～A7为Y方向译码器，A9～A25为X方向译码器；而A8是由命令寄存器决定的，用于选择Flash ROM存储器的区号。

　　②存储阵列。如图1所示，由于地址A8的不同，可以把存储阵列分为和第二两部分；同时，它还有一个空闲区，都可通过命令进行选择。整个存储阵列又可分为4096块，每一块分为32页，一页包含528字节。这528字节包含部分的256字节和第二部分的256字节以及空闲区的16字节。

　　③命令寄存器。命令寄存器把输入的命令暂存起来，根据不同的命令和控制线执行不同的操作。

　　④控制逻辑和高电压产生器。控制逻辑产生各种控制信号，用于对内部的存储阵列缓存器等进行合理的控制。高电压产生器可以产生用于对存储阵列进行编程的高压。

　　⑤I/O缓存、全局缓存及输出驱动。用于对输入及输出进行必要的缓存，以符合时序的要求。输出驱动加强带载能力。

　　2.2 引脚说明

　　表1概要地说明了K9F1208U0M各个引脚的功能。

　　①命令锁存使能（CLE），使输入的命令发送到命令寄存器。当变为高电平时，在WE上升沿命令通过I/O口锁存到命令寄存器。

　　②地址锁存使能（ALE），控制地址输入到片内的地址寄存器中，地址是在WE的上升沿被锁存的。

　　③片选使能（CE），用于器件的选择控制。在读操作、CE变为高电平时，器件返回到备用状态；然而，当器件在写操作或擦除操作过程中保持忙状态时，CE的变高将被忽略，不会返回到备用状态。

　　④写使能（WE），用于控制把命令、地址和数据在它的上升沿写入到I/O端口；而在读操作时必须保持高电平。

　　⑤读使能（RE），控制把数据放到I/O总线上，在它的下降沿tREA时间后数据有效；同时使用内部的列地址自动加1。

　　⑥I/O端口，用于命令、地址和数据的输入及读操作时的数据输出。当芯片未选中时，I/O口为高阻态。

　　⑦写保护（WP），禁止写操作和擦除操作。当它有效时，内部的高压生成器将会复位。

　　⑧准备/忙（R/B），反映当前器件的状态。低电平时，表示写操作或擦除操作以及随机读正进行中；当它变为高电平时，表示这些操作已经完成。它采用了开漏输出结构，在芯片未选中时不会保持高阻态。

　　2.3 K9F1208U0M的接口控制方法

　　K9F1208U0M在应用时必须通过外部微控制器来控制其内容的读写，图2给出了K9F1208U0M与AT90S8515单片机接口的方法。

　　K9F1208U0M的数据总线与AT90S8515的数据口PA口相连，用单片机的地址高位引脚PC6作为K9F1208U0M的片选信号（CS）；PC5接K9F1208U0M的命令数据选择端（CMD/DATA），而PC4接K9F1208U0M的地址锁存允许端（ALE）。因此，对K0F1208U0M的访问就相当于访问地址分别为0xaf00、0x9f00、0x8f00的三个端口，分别对应K9F1208U0M的命令端口、地址端口、数据端口。因此，对于单片机而言，对K9F1208U0M的命令、地址和数据操作可通过不同的端口进行，简化了K9F1208U0M读写控制的难度。

　　2.4 读写操作流程

　　图3所示为K9F1208U0M的写时序流程。

　　由图3可看出，进行写操作时先要写入命令字80H，通知K9F1208U0M要进行写操作，然后顺序写入目的地地址和待写入的数据。应该注意的是，地址只需写入一次，便可以连续写入多个字节数据。地址指针的调整是由K9F1208U0M内部逻辑控制的，不用外部干预。写入操作是以页为单位（1～528字节）进行的，即每次连续写入能超过528个字节。这是由于K9F1208U0M的工作方式决定的：写入的数据先保存至Flash内部的页寄存器（528字节）中，然后再写入存储单元。数据写完之后还要给K9F1208U0M发出1个写操作指令10H，通知其将页寄存器中的数据写入存储单元，随后就应该对状态引脚进行查询。如果该引脚为低，表明此次写操作结束。的步骤是数据校验，如果采用了ECC校验模式，则此步骤可以省略。

　　其它操作如读操作、擦除操作等过程均与此类似，可参考相关的器件说明文档。限于篇，这里不再多述。

　　2.5 注意事项

　　在以K9F1208U0M为数据存储介质的系统设计中，需要注意无效块的问题。无效块即包含一个和多个无效数据位的块。由于结构方面的原因，一块（32页）中有一个无效位也会导致整个块无效。因此，系统必须在写入数据时避开无效块。出厂时，每片K9F1208U0M的无效块信息均保存在一个无效块信息表中，可以根据该表中的原始无效块信息识别无效块的位置。在K9F1208U0M的使用过程中，应随时对无效块情况进行检查和更新，以保证无效块表内容的准确性；同时，应该禁止任何试图擦除无效块信息表的操作。

　　3 闪速存储器在图像采集记录系统中应用

　　图4是一种采用闪速存储器为图像记录介质的数字图像采集记录系统的原理框图。

　　在该系统中，通过光学镜头把像成在位于焦平面处的CMOS图像传感器（OV7620）的像面上。CMOS图像传感器对其进行空闲采用并数字化以后，直接输出分辨率为512×480的8位灰度数字图像数据。由于K9F1208U0M的读写时序无法与CMOS图像传感器配合，因此，需要在两者之间加一个静态缓存。这里使用的是HM62815（512×8位SRAM）。先把图像数据保存在静态缓存中，然后通过AVR单片机的控制，把图像转存到K9F1208U0M里。至于何时需要转存，则由AVR单片机根据外部控制命令接口传来的命令；同时，还要由CMOS图像传感器输出的行场同步时序信号来决定。

　　图像记录保存的最终目的是要显示出来，因此还需要把保存在闪速存储器K9F1208U0M中的图像数据读出。本系统中K9F1208U0M的图像数据是通过USB接口读出的。采用了AVR系列的AT90S8515单片机作为USB接口控制器，负责对与上位机通信用的USB接口进行配置及管理，此外，其主要的工作还包括对静态缓存、K9F1208U0M等进行读写控制。在上位机中采用Visual C++语言编写相应的图像数据采集软件，就能够实现通过USB总线对K9F1208U0M中图像数据的读取、显示及保存。

　　该图像采集系统输出的数字图像分辨率为512×480，而K9F1208U0M是64M×8位的闪速存储器；因此，最多可以存储272张图片，并且读写速度达到300kB/s，基本能够满足一般使用的要求。

　　4 结论

　　闪速存储器是图像采集记录系统中的记忆部分，对它的希望就是读写速度快、容量大以及操作方便。通过对Samsung公司采用NAND技术的闪速存储器K9F1208U0M进行的研究表明：K9F1208U0M器件与系统的接口十分简单、操作灵活方便、器件从硬件到软件均有多种保护、数据可靠性高、使用寿命长，为大容量固态图像存储器市场提供了成本效益的解决方案，因而在各种数字图像采集和存储应用领域具有广阔的应用前景。

研究与进展

　　80年代中期以来，EPROM的容量每两年翻一番。通用E2PROM与EPROM相比，具有价格低、擦除简单等优点，但由于每个存储单元有两只晶体管，开发大容量E2PROM是非常困难的。用2um工艺制作的两管E2PROM的容量为64kb。Masupka等人利用只有1只晶体管的E2PROM单元和新的擦除/编程电路技术及高速灵敏度放大器，于1987年报道了块256kb闪速E2PROM(即闪速存储器)。之所以称为闪速，是因为它能同时、快速地擦除所有单元。表1比较了块闪速存储器与EPROM、一次编程PROM、E2PROM的性能。

　　表1　闪速存储器、EPROM、一次编程PROM、E2PROM的性能对比

　　常规的紫外线擦除EPROM由于采用陶瓷封装，需要一个擦除窗口，所以价格比较高，而且擦除时需要在紫外光下照射20分钟。一次编程PROM在编程后就不能再擦除。由于常规E2PROM每个单元中有两只晶体管，所以单元面积很大，用2um设计规则设计的256kb E2PROM的面积至少达98mm2。闪速存储器的单元面积仅为常规E2PROM的1/4，所以容量可以做得很大，闪速存储器是要求存储器容量不断扩大的产物。

　　表2　1Mb闪速存储器的主要参数

　　1989年报道了1Mb的闪速存储器，采用以EPROM工艺为基础的CMOS工艺，单元面积为15.2um2，存取时间为9ns，片擦除时间为900ms，编程速度为10μs/字节，芯片面积为5.74mm x 6.75mm，表2给出了主要的器件参数。

　　1994年，Atsumi等人报道了用0.6um、三阱、双层多晶硅、单铝CMOS工艺制作的16Mb闪速存储器，存储时间为73ns，编程速度为10us/字节，单元尺寸为2.0um×1.7um，芯片面积为17.32mm×7.7mm。

　　表3　典型的闪速存储器单元性能

　　近几年，采用0.4um工艺的64～128Mb闪速存储器已大量报道。采用0.25um工艺的闪速存储器也已问世，工作电压为2.5V，芯片面积为105.9mm2。本文主要论述闪速存储器的原理及技术动向。

　　2　闪速存储器的工作原理

　　2.1　单元的工作原理

　　主要有两种技术来改变存储在闪速存储器单元的数据：沟道热电子注入(CHE)和Fowler-Nordheim隧道效应(FN隧道效应)。所有的闪速存储器都采用FN隧道效应来进行擦除。至于编程，有的采用CHE方法，有的采用FN隧道效应方法。表3给出了几家主要闪速存储器厂家的存储单元性能。

　　由于在CHE注入过程中，浮栅下面的氧化层面积较小，所以对浮栅下面的氧化层损害较小，因此其可靠性较高，但缺点是编程效率低，FN法用低电流进行编程，因而能进行高效而低功耗的工作，所以在芯片上电荷泵的面积就可以做得很小。

　　为了减少闪速存储器的单元面积，可以采用负栅压偏置。由于在字线(接存储单元的栅)上接了负压，接到源上的电压就可以减小，从而减少了双重扩散的必要性。所以源结可以减小到0.2um。负栅偏置的闪速存储器还有一个优点，就是通过字线施加负压可以实现字组(sector)擦除(通常一个字组为2k个以上的字节)。表4给出了负栅偏置的闪速存储单元在各种情况下各端的电压值。

　　表4　负栅偏置的闪速存储单元各端电压

　　2.2　电路工作原理

　　下面以一种1Mb闪速存储器为例，来说明闪速存储器的擦除和编程。当擦除时，阵列中所有单元的源结都接到12V电压，所有字节都接地，内部擦除确认电路和适当的擦除算法相结合，使擦除阈值小于Vtemax。如果一些字节需要擦除多于1次才能达到希望的擦除阈值Vtemax，那么擦除和验证程序将进行迭代。当选择栅和漏结接高电位，而源端接地时，热电子由漏结注入到浮栅，内部编程确认电路保证单元的编程阈值大于或等于Vtpmin。由于编程发生在漏结，而擦除发生在源结，所以应分别对它们进行优化。

　　3“与非”结构的闪速存储器

　　自从80年代末期“与非”(NAND)闪速存储器问世以来，由于其密度高、性能优良，其应用已扩展到一些大容量的存储领域。对于大容量应用，单存储位的价格是一个主要因素，并且出现了多重单元(multilevelcell)闪速存储器(即在不增大物理单元数的前提下存储密度提高2～3倍)，以降低价格，但同时牺牲了读出和编程性能。

　　“与非”闪速存储器在编程和擦除操作中都利用FN隧道效应，以减少功耗，并允许以页为基础的编程操作，大大提高了编程效率。另一个优点是工艺简单，并且由于源漏结构简单，单元可以做得很小，多重单元概念与“与非”闪速存储器结合是解决大容量存储的理想选择。

　　在“与非”闪速存储器中，多个串联的单元构成了一个“与非”串(NANDstring)，而这些位串分享一个公共的阵列地线(AGL)，如图2所示。当对一个选择的单元存取数据时，在同一位串中未选择的单元必须作为旁路晶体管，但这些未选择的单元的编程态会影响该位串的电流，位串电流的变化会引起单元Vth漂移。阵列地的扰动是使单元Vth漂移的另一个因素。这是因为在AGL线中存在电阻，在读出和编程操作时，源电压会升高，所以应尽量增加用铝做AGL的数量。

　　一个64Mb的“与非”闪速存储器如图3所示。表5给出了64Mb闪速存储器的性能。

　　表5　64Mb“与非”闪速存储器的主要性能

　　4　闪速存储器中的误差校正(ECC)技术

　　在闪速存储器中，用浮栅上电荷的多少来代表逻辑“0”和逻辑“1”。在擦除和编程过程中，由于隧道氧化层中存在高能电子的注入和发射，会带来缺陷和陷阱的产生。存储在浮栅上的电子会通过隧道氧化层的缺陷和陷阱泄漏。在读出时，由于VCC加到控制栅，浮栅慢慢地收集电子。电子的泄漏和收集引起了存储晶体管阈值电压的减少或增大，并且可能引起随机位失效。

　　闪速存储器系统必须保证即使在经过105～106次擦写后存储的数据仍然能保持10年。通常用误差校正技术来提高闪速存储器的可靠性。在ATA卡中，采用闪速控制器，包括ATA接口来处理闪速芯片的读写，如图4所示。

　　近年来，不带控制器的单闪速芯片的应用市场，如私人数字助理(personaldigitalassistants，PDAs)、IC卡和数字摄象机等正在扩大，所以需要直接和CPU相连的闪速存储器。尽管带ECC的闪速存储器芯片与不带ECC的闪速存储器芯片相比，芯片面积增大10％，但其价格却低。

　　在闪速存储器中，擦除操作以字组为单位进行，所以除了位出错率外(一般要求出错率低于10-15)，还引入字组出错率，即在一个字组中出现错误的概率。对于8kb，字组出错率要求小于10-10。

　　图6给出了并行ECC、串行ECC、压缩ECC的芯片面积增加率、功耗和随机存取时间的对比。在估算单元面积和功耗时，假定I/O数据长度是8位，存储阵列灵敏度放大器占70％的芯片面积。芯片中ECC的数目为8，由10个校验位而带来的存储单元、灵敏度放大器芯片面积的增加量为1.4％。假定在没有ECC时，随机存取时间为10us，对于一般平行处理ECC，10个200输入端异或校正产生器和512个10输入逻辑错误校正电路同时工作，在10ns的门延迟内校正错误码，这样增加的芯片面积为43％，峰值电流为600mA；对于一般串行处理ECC，8个522位寄存器在串行读时都处于工作状态，所以平均电流增大到50mA；虽然存储时间增加1.5倍，但增加的芯片面积仅为串行ECC的2/17，而且功耗电流压缩到11mA。

　　图7给出了累计字组出错率与擦写周期的关系。实线和虚线分别表示带ECC和不带ECC电路的字组出错率。如果字组的大小为8kb(包括128个ECC字)。在没有ECC时，当字组中出现错误时，该字组被认为是一个失效字组；当有ECC时，直到该字组的一个ECC字出现两个错误时，该字组才被认为是出错的。所以，经过100万次擦写后，累计字组出错率提高6个数量级。

　　5　深亚微米闪速存储器技术

　　现在的闪速存储器已发展到64Mb～128Mb。当工艺水平进一步发展时，商用闪速存储器将发展到1/4微米时代，在这一时代，将面临三个主要问题。

　　(1)存储单元的进一步缩小将导致周边电路设计规则的严重问题。采用快速存取的方法，在不增加灵敏度放大器面积的前提下，保持了较高的单元密度，所以被认为是解决这一问题的较好方案。

　　(2)在深亚微米闪速存储器中，电源电压已降到2.5V，器件的功耗进一步降低，其可靠性随之提高。所以需要有一个精确的电压产生器对存储单元提供所需要的阈值电压及较小的偏差。

　　(3)由于容量将达到256Mb，大容量存储单元将导致介质膜特性的偏移，所以必须采用高可靠性的电路设计技术。

　　5.1　压缩的快速灵敏度放大器

　　采用自对准工艺，闪速存储器的存储单元尺寸已从4F×2F缩小到3F×2F(F为器件的特征尺寸)，但是较小的单元面积将引起周边电路设计规则的严重问题。通常数据锁存器和带位线差分对的灵敏度放大器合并在一起。如果将灵敏度放大器和锁存器分开，并用四个晶体管将带单边位线的灵敏度放大器有选择地连到四条位线，灵敏度放大器位于存储单元阵列的两侧，位线有选择地连接到放大器中，这就放松了版图的间距。锁存电路可以对每一根位线工作，采用短沟道MOS管可减少锁存器的面积。图8给出了0.25um工艺版图间距的比较。当带位线对的灵敏度放大器位于被分割单元阵列的中部(通常设计)时，模拟放大器(3.7～4.25F)和数字锁存电路(3.2F)中都不能将晶体管尺寸缩小到3F。当采用灵敏度放大器和锁存器分开的方案时，灵敏度放大器(2.5～3F)和锁存电路(2～3F)都可采用小间距。

　　5.2　内部参考电压电路

　　应用于CMOSLSI的参考电压产生电路主要有E/D差分对、带隙产生器和三阱双极晶体管的动态带隙产生器三种。表6给出了它们的对比。

　　表6　CMOSLSI用参考电压产生器对比

　　带隙产生器的性能优于基于E/DMOS管阈值之差的电压电路，它的温漂只有±0.4％，然而它需要较大的电源电压(＞3.3V)，而且偏置电流大、工艺复杂(BiCMOS)。负栅偏置的闪速存储器需要三阱结构容易实现fT达200～500MHz，hFE为50～100的双极晶体管，这对于参考电压产生器来说是足够的。采用三阱双极晶体管的动态带隙产生器的主要特点是它在升高的电压下工作，所以可在较低的电源电压下得到较精确的参考电压。采用动态操作还减少了偏置电流和芯片面积。

　　目前采用0.25um、三层多晶硅、一层硅化物、三层金属工艺的128Mb闪速存储器已经报道，工作电压为2.5V，存储单元尺寸仅为0.4um2，典型字组(512个字节)的擦除时间为1ms，字组编程时间为1ms，芯片面积为105mm2。

　　6　闪速存储器的应用与市场分析

　　1993年，世界闪速存储器的销售额为5.9亿美元，1997年为36.5亿美元，预计到1998年为44.3亿美元，在MOS存储器市场中是增长最快的。

　　闪速存储器的主要应用领域为计算机、通信、军事/航天、商业、工业自动化等。在计算机方面的应用越来越多，到1998年能占到64％，而在军事/航天领域的应用约占3％左右。

　　由于闪速存储器潜在的优势，它在正在到来的nomadiccomputing领域起主要作用，它的作用也正从BIOS和CellorPhones到数字摄象机。

　　7　结束语

　　闪速存储器从1987年问世，历经短短的10年时间，存储容量已从256kb发展到128Mb，提高了500倍；工艺水平从2um，经过1um、0.6um、0.4um、发展到0.25um，缩小到1/8；单元面积从64um2缩小到0.4um2，其发展速度是十分惊人的。

　　我国闪速存储器的研究刚刚起步，目前仍停留在预研阶段，正在进行0.8um单项工艺实验和存储单元的研究，应加大这方面的投入，缩小与国外的差距。