国内外科研人员经过大量的研究,已经提出了许多新型结构的MOSFET器件。新型器件结构主要有:Silicon-On-Insulator (SOI) MOSFET, Dual-Material-Gate (DMG) M0SFET, Double-Gate(DG)栅M0SFET, Surrounding Gate (SG) MOSFET, Nanowire (NW) MOSFET,鳍型栅晶体管FinFET,及Tri-Material-Gate (TMG) MOSFET等。
小尺寸CMOS器件的研究与进展
目前被广泛研究并用于CMOS工艺的主要有两种器件结构:体硅MOSFET和501MOSFET。体硅MOSFET是传统的CMOS器件,随着尺寸的缩小,对体硅MOSFET采取了一系列改进,如提高沟道掺杂浓度、减薄栅氧化层厚度、降低源/漏结深等。
体硅MOSFET相对比较容易生产,所以它仍然是几乎所有基于CMOS工艺的产品的标准结构。为了获得小尺寸的沟道长度,有文献提出了复杂的超冠状(SuPerhalo)掺杂分布,源/漏结附近杂质浓度梯度非常高,这样就可以屏蔽来自漏电极电场对沟道近源端的影响,即漏致势垒下降效应(DIBL)。由于沟道长度在栅的物理长度L。附近变化,如果沟道长度太短,两个halo区域就会融和到一起,使得沟道区实际掺杂浓度更高,布的基础上再加上一层底板这样会阻止闭值电压减小。在冠状(halo)掺杂分(groundplane),那么体结构MOsFET到25nm尺寸。低于这个长度,体结构器件就会面临严重的泄漏电流,可以缩小这是因为高浓度的冠状掺杂导致了源/漏与衬底间PN结中存在非常高的内建电场。可见,沟道内掺杂浓度的提高会导致载流子迁移率的退化、源/漏结电容的增加以及源/漏结泄漏电流的提高。同时,随着栅介质的减薄,Si/Si久界面下的沟道电势就能被栅很好地控制,但是泄漏电流产生的主要地方却远离这个界面。抑制这种泄漏电流产生的一种方法就是尽可能地减少不被栅有效控制的沟道组成部分,如除去沟道底部的硅层。这样,超薄体单栅MOSFET和超薄体双栅MOSFET两种结构被提出来,它们允许器件可以突破工业路标的预言进一步缩小其特征尺寸。这两种结构的MOSFET与对应的体硅MOSFET最明显的区别在于远离栅电极控制的源漏之间的电流通道被消除,所以栅电压可以有效地控制整个沟道内的电势分布,而不需要增加沟道掺杂浓度和栅电容。由于源/漏结深受限于薄体厚度,所以超浅源/漏结的形成就不再是一个技术难题了。这样,缩小体硅MOSFET所面临的许多挑战通过采用薄体晶体管结构而被解决。
薄体SOI MOSFETS可以很好地抑制短沟道效应,但同时由于硅层的减薄引入了大的寄生电阻,这个问题类似如体硅器件中超浅结和低串联电阻的一对矛盾。解决这对矛盾的一种方法是提升源/漏结构,采用提升的多晶硅源、漏区结构,可以有效的减小薄体源、漏区的串联电阻。另外,为减小薄体源/漏区的串联电阻还采取了对源/漏区进行金属硅化、在源/漏区有选择地淀积锗或硅锗成分,等工艺步骤。
国际技术路标工TRS预言,到35nm技术时代作为栅介质的氧化层有效厚度 (EOT)为0.5、0.6nm(大约2个5102分子层厚度),文献[7〕报道35二栅长MoSFET有效氧化层厚度为0.7nm,而文献宣称3Onm栅长MOSFET有效氧化层厚度为0.snm。但是,由于栅极隧穿电流的限制,氧化层减薄的极限厚度认为是Znln。为减弱栅极隧穿电流,其中有一种方案就是采用比Siq介电常数更高的材料作为栅介质。根据最新的2003工TRS,70nm技术时代就需要高k材料,它将主要应用于要求栅极漏电流很小的低功耗器件。高性能器件的应用也需要这些材料,高性能器件要求具有很薄的等效二氧化硅厚度(EOT)。HfO是很有应用前景的高k材料，HfO的使用可以阻止电介质越变越薄,以致漏电流大得无法接受的趋势。但是,因为HfO具有闽值电压漂移和电子迁移率退化的问题,所以未能成功解决问题。当HfO与半导体工艺相结合时,它可能会经历结构变化过程。
从理论上讲,有很多金属和过渡金属氧化物、氮化物、硅化物都可以用作金属栅,但是在实际应用中可以供选择的金属受到了一些制约。采用一种金属栅,利用调整金属栅功函数的方法来调整NMOS/PMOS器件的闽值电压具有极大的优越性。目前人们在调整金属栅功函数的研究中具有代表性的大概有三种:其一是淀积两种金属,利用其相互扩散以调整栅淀积的功函数;其二是淀积一种金属,通过向其中进行离子注入以调整其功函数;第三种就是将栅多晶硅完全转变成硅化物金属栅。由于Ni/Co形成硅化物的温度比较低,所以这种方法和high术栅介质一起使用特别具有吸引力,同时与超薄体器件的抬升源漏工艺完全兼容,这种技术通过多晶硅栅离子注入来调整硅化物金属栅的功函数。据报道将high一K纳米栅介质和金属栅电极同时用于晶体管可以显著地抑制栅漏电流和提高工作速度。
随着工艺技术和材料技术的快速发展,碳纳米管场效应管是又一个有发展前景的纳米器件。碳纳米管是一种新型的自组装纳米材料,由于其独特的结构和众多奇特物理力学性能,自九十年代初一经发现即受到物理、化学、材料学界以及许多高新技术产业部门的极大重视。碳纳米管场效应管,在概念上可认为是将石墨薄片沿着某一特定方向卷成一个试管,它可以是平面或共轴几何形状。与硅晶体管相比,碳纳米管场效应管因为独特的材料特性使其具有更优的小尺寸性能,所以它能够允许载流子在大距离范围内不经历任何散射,按弹道模式输运。
纳米尺度的CMOS面临的挑战
几十年来,CMOSIC一直遵循摩尔定律不断发展,通过缩小器件尺寸,不断提高集成度。近几年己有很多文章报道了小于I00nm的MOS器件的研究和制作。从目前的发展预测,在21世纪的前十年,CMOS器件的特征尺寸将从几百纳米缩小到几十纳米。研究进入纳米尺寸的CMOS器件面临的技术挑战和物理问题已成为当前迫切而重要的研究课题。
载流子的输运特性
随着半导体工艺技术的发展,器件最小特征尺寸已减小到亚微米甚至深亚微米量级。亚微米半导体器件由于存在各种小尺寸效应,如漂移速度过冲效应等非局域性或非稳定性效应,因此需要考虑载流子输运中的能量和动量过程。漂移扩散模型只是玻尔兹曼方程的2阶量的近似,忽略了很多重要的物理效应,比如自加热效应,非稳态输运,等等。尽管这些效应在大尺寸低功率器件中还不是很明显,但是随着器件尺寸的缩小与某些场合需要的高功率,这些效应逐渐显现出来,这样原来对微米级半导体器件所建立的经典模型如漂移扩散模型已经不再适用。基于流体动力学能量输运模型采用玻尔兹曼方程的3阶量的近似,与漂移扩散模型相比,HD模型包含了更多的物理效应。能量输运模型考虑了热载流子效应以及速度过冲效应,但是它忽略了动能的可传递性,所以能量输运模型不能将沟道起始处载流子的速度限定在热运动速度范围之内,因而该模型通常对纳米MOSFET的导通电流预测过高。
新型纳米MOSFET器件的发展现状
一般而言,通过缩小器件的尺寸可以改善器件的特性,提商集成电路的集成度。但随着器件尺寸的不断减小,传统的Metal-Oxide-Semiconductor Field-Effect-Transistor(MOSFET)金属-氧化物-半导体晶体管存在着诸多不足,如MOSFET尺寸的不断缩小会不可避免的产生严重的Short-Charmel Effects(SCEs)fe沟道效应,Drain Induced Barrier Lowering (DIBL)漏致势降低效应,Hot Carrier Effects (HCEs)热载流子效应等,从而导致MOSFET器件的栅及对沟道的控制能力减弱,MOSFET器件的性能受到制约。因此,为了更好的提高MOSFET器件的驱动能力,有效地抑制短沟道效应,减小亚阈值摆幅Subthreshold Swing(SS),且使得MOSFET器件能够更好的满足未来集成电路发展的需要,研究人员主要从以下四个方面,来优化和提升MOSFET器件的性能。
1、栅/栅介质工程
依据MOSFET器件等比例缩小的方法,栅氧化届厚度应随着MOSFET器件沟长的减小而等比例缩小。就芯片的工艺制造技术而言,目前能实现栅氧化层厚度为].5纳米甚至1纳米。但是,当栅氧化层的厚度比较小时,沟道载流子可能会发生栅氧化层随穿,从而使得栅极泄漏电流增大。因此,研究者提出不用二氧化娃作为栅介质材料,而是采用high-k材料,在保证等效栅氧化层厚度相同的情况下,大大地减小MOSFET器件的栅极泄漏电流的同时,又能提高栅介质对于强电场的承受能力。另外,多晶娃材料作为栅电极的MOSFET器件,不可避免的存在着多晶桂耗尽效应。而采用金属材料作为栅电极,则可以克服多晶娃作为栅电极的不足。目前,常用的方法是将金属栅电极和high-k栅介质材料联合使用乂来提高MOSFET器件的速度以及减小栅泄漏电流。2006年,采用high-k栅介质材料和金属栅极的晶体管,英特尔公司在45纳米制造工艺上解决MOSFET器件栅极泄漏电流和源极、漏极之间泄漏电流的问题。
2、沟道工程
对于常规结构的MOSFET器件而言,其沟道的有效掺杂浓度会随着器件沟长的减小而增大。当沟长减小到100纳米时,有效掺杂浓度将高达到lOiScnT3,这可能会严重退化反型层载流子的迁移率,从而影响到器件的驱动电流。为此,研究人员提出从沟道工程入手来解决这个问题。沟道工程主要有两个方面:纵向沟道设计和横向沟道设计。纵向沟道设计釆用的是逆向掺杂分布的方法,即让器件的掺杂浓度分布具有沟道表面掺杂浓度低、体内掺杂浓度高的特征,从而使得MOSFET器件在不影响载流子迁移率的同时,又能有效抑制如阈值电压改变量效应、器件穿通效应等SCEs。横向沟道设计主要包括栅交叠轻掺杂漏,HALO掺杂等,来有效地抑制热载流子效应以及改善MOSFET器件的阈值电压特性。
.3、源/漏工程
MOSFET器件随着沟道长度的不断减小,源极和漏极之间的距离越来越小,漏端耗尽层宽度随着漏极电压的增大而不断向沟道方向展宽,极端情况是源端耗尽层和漏端耗尽层连接在一起,从而发生穿通效应。当源端和漏端发生穿通效应后,泄漏电流会急剧增大,从而使得MOSFET器件的栅电极对沟道失去控制。另外,MOSFET器件漏端的强电场,会引起热载流子效应,降低MOSFET器件的可靠性。为此,希望MOSFET器件源漏区的结深越浅越好。实验表明,超浅结深的MOSFET能有效的抑制SCEs,DIBL效应及HCI效应。当然,将MOSFET器件的源漏区的PN结,用肖特基接触来代替,也能有效降低MOSFET器件的SCEs。
4、新型结构MOSFET器件
新型结构MOSFET器件的研究也同样受到了众多研究人员的关注。国内外科研人员经过大量的研究,已经提出了许多新型结构的MOSFET器件。新型器件结构主要有:Silicon-On-Insulator (SOI) MOSFET, Dual-Material-Gate (DMG) M0SFET, Double-Gate(DG)栅M0SFET, Surrounding Gate (SG) MOSFET, Nanowire (NW) MOSFET,鳍型栅晶体管FinFET,及Tri-Material-Gate (TMG) MOSFET等。这些新型结构的器件,既增强了栅极对沟道的控制能力,又有效地抑制器件的短沟道效应,且有利于减小栅长和工作电压。
当传统的MOSFET器件尺寸缩小到50nm技术节点时，要求通过材料与结构革新以克服限制尺寸进一步缩小的基本物理障碍。这些基本物理问题包括：载流子通过薄栅的量子隧穿；载流子从MOSFET的源到漏、从漏到体的量子隧穿；控制MOSFET沟道和源漏区的掺杂以获得较高的开--关态电流比；限定的亚阈斜率。
器件的驱动电流
理想情况下MOS的驱动电流是由反型层沟道电阻决定的。在CE理论下沟道电阻随着器件特征尺寸和外加电压按比例下降应保持不变,但是实际情况是VgS下降的速度比较慢,所以沟道电阻下降了。在实际的器件中影响器件驱动电流的还有源漏区串联电阻,主要包括栅和源漏覆盖区的积累层电阻,侧墙下源漏区的扩展电阻,以及硅化物一硅之间的接触电阻,这些电阻并不具有按比例缩小的特性,成为限制器件驱动电流提高的主要因素。尽管人们采用自对准硅化物工艺、抬升的源漏、减薄侧墙的宽度等工艺。但是这些改善是有限的,总的来看人们对串联电阻的不断增加并没有很好的解决方法,源漏区串联电阻将成为阻碍器件驱动电流提升的重要制约因素。
