3D DRAM第一步是什么？

　　闪存凭借 200 多层堆叠实现的单片 3D 处理技术，实现了惊人的容量飞跃，未来几代将达到 1,000 层。但同样重要的 DRAM 也实现了类似的可制造 3D 架构。事实证明，对足够大的电荷存储装置（如电容器）的需求难以实现。
　　目前，有几种用于构建带电容器和不带电容器的 3D DRAM 的新想法正在酝酿之中。
　　“DRAM 的进步是由微缩技术推动的，随着每一代 [工艺] 的进步，DRAM 的整体占用空间都在缩小，” Lam Research全球半导体工艺和集成高级经理 Benjamin Vincent在最近的一篇博客中表示。“DRAM 正追随 NAND 的脚步，向三维方向发展，以便在单位面积上构建更多的存储空间。这对行业来说是件好事，因为它推动了内存的技术发展，而且每平方微米的位数越多，生产成本就越低。”
　　减小单元尺寸是增加单层 DRAM 芯片上可存储数据量最明显的方法。但垂直电容器会产生非常厚的层，难以堆叠。一些尝试尝试水平运行电容器。另一些尝试则完全取消电容器。然而，没有一种方法可以达到最佳效果。虽然我们可能还需要数年时间才能实现这种 DRAM 的商业化生产，但正在采取的措施具有启发意义。
　　3D DRAM 有两个含义，其中之一已经投入生产。“3D DRAM 最常见的用例是 HBM（高带宽内存），” Synopsys HBM 接口解决方案高级产品经理 Bhavana Chaurasia 表示。“HBM 为当今的高性能数据中心 SoC 提供了所需的带宽和性能。”
　　但 HBM 是一种堆叠芯片存储器，而不是像 3D NAND 闪存那样的单片芯片。如果在 HBM 架构中使用单片 3D DRAM 芯片，则可以立即带来提升。“当商业上可行的 3D DRAM 可用并且芯片堆叠挑战（例如热管理）得到进一步解决时，这对 HBM 提供商来说将是一个好消息，因为它引入了内存密度和能效改进，这将对数据中心和 AI 应用产生影响，”Synopsys 嵌入式存储器首席产品经理 Daryl Seitzer 表示。
　　第一步是缩小单元
　　优化单层 DRAM 单元比堆叠单元要容易得多，尽管“容易”是一个相对术语。最简单的方法是打印更小的特征。这可以通过使用 193nm ArF 光刻技术推动自对准双重和四重图案化 (SADP、SAQP) 或转向极紫外 (EUV) 光刻技术来实现。
　　Brewer Science业务发展经理 Daniel Soden 表示：“在减少占用空间方面，最新的举措使 EUV 图案化与用于尖端 2D DRAM 节点的传统 ArF SADP 和 SAQP 工艺形成了鲜明对比。”
　　这些进步将在绝对意义上缩小单元尺寸，但相对于最小特征尺寸而言，其尺寸保持不变。另外，目前正在努力改变单元架构，以便实现 4F2 的面积效率（其中 F 是最小特征尺寸）。三星在 IMW 2024 会议上宣布了这些努力。它采用垂直通道晶体管，允许在每个字/位线交叉点放置电容器，并从当前的 6F2单元移动到 4F2 。但它需要包括铁电体在内的新材料以及高精度制造。该公司的目标是在 2025 年完成这个版本。
　　这种新单元提供了更好的每层单元容量，但它仍然使用垂直电容器。因此，尽管三星正在努力在 2030 年实现 3D 堆叠 DRAM，但 4F2架构不会成为实现这一目标的途径。
　　铁电体也是韩国科学技术院 (KAIST) 的研究课题。2022 年纳米融合会议上的一篇论文探讨了萤石结构的氧化铪，而 2024 年 VLSI 研讨会上的一篇论文则研究了铪锆氧化物 (HZO)。在这两种情况下，人们的兴趣都在于所谓的准同型相边界 (MPB)，它将材料的两个相分隔开来——尽管具体是哪两个相取决于材料。
　　将电容器侧放
　　老牌内存生产商的主要努力是尝试摆脱垂直电容器。实际上，这种层会非常厚，导致堆叠效率低下。通过将电容器侧放，层会变得更薄，但单元仍会水平扩展。三星计划在其堆叠版本中采用这种方法。它称修改后的单元小于 4F2 ，考虑到电容器的尺寸，这乍一看是不直观的。但单元本身并不具有这种尺寸，因为单元本身会大得多。通过堆叠它们，您需要将实际单元尺寸除以层数，从而得到小得多的有效面积效率。
　　三星尚未透露具体如何实现这一目标。但 Lam Research 发表了一篇博文，阐述了如何实现这一目标的想法。Lam 是一家半导体加工设备供应商，因此大概不会涉足 DRAM 业务。该公司也不太可能透露其客户在做什么，因此以下讨论实际上更多的是说明性的，而不是确定性的。
　　第一个基本概念是将具有垂直盖的单元翻转到侧面，这带来了自身的挑战。“DRAM 技术的不断扩展正在推动使用水平电容器堆栈的 3D 几何结构，”Vincent 说。“水平方向需要横向蚀刻，这很困难，因为凹槽尺寸差异很大。”
　　随后，Lam 提出了对存储单元的三项改进。首先是将位线滑到存储单元的另一侧，从而减少沿途有源区域的长度。此时，细长的电容看起来不合适。它们之所以有这种形状，是因为垂直放置时，对面积有有益的影响。但一旦翻转，就会损害面积。重要的是电容器的表面积，因此现在有空间让电容更宽、更短。
　　Vincent 表示：“电容器需要缩短——它们不能像现在那么长——并堆叠起来以优化单位面积的位数。每位面积和电容器长度之间的适当平衡需要通过工艺/设计优化来确定。”
　　在 Lam 提出的第二个单元变更中，环绕栅极 (GAA) 晶体管进一步缩小了芯片尺寸。其他人也认同 GAA 举措的价值。
　　Brewer 公司的 Soden 表示：“从功能角度来看，对环绕栅极 (GAA) 和电容器结构进行更彻底的重新构想可能更有意义。但这需要新的旋涂步骤、光刻和沉积/蚀刻集成。”
　　最后一个重大变化是将多个单元附加到每条位线上，以提高效率。
　　3D NAND 最显著的特征之一是侧面的阶梯状结构，用于连接各个层。虽然这种方法很有效，但也需要占用相当多的空间和精力。Lam 建议使用内部通孔作为连接。
　　单个单元的占用空间比 3D NAND 单元的占用空间大得多，但无论如何实现，它都比传统 DRAM 密度高得多。
　　Vincent 提醒道：“蚀刻和沉积专家可能会对我们的模拟结果感到震惊。例如，我们考虑在我们的架构中蚀刻和填充 30nm 临界尺寸和 2?m 深度的沟槽。”换句话说，要将这些想法转化为商业上可行的产品，还有很多工作要做。