三星新 2 纳米将使芯片尺寸缩小 17%

　　三星电子公司晶圆代工业务早前表示，一种被称为内部供电网络（BSPDN）的新型下一代芯片制造技术使2纳米芯片的尺寸比传统的外部供电技术缩小了17%。总裁兼晶圆代工PDK开发团队李成宰表示，
　　三星分区2027年开始申请BSPDN用于2个纳米工艺的量产，与采用接入接入网络的芯片相比，BSPDN的性能和能效分别提高了8%和15
　　他在西门子 EDA 论坛 2024 的主旨演讲中介绍了 BSPDN 的技术优势。这是三星晶圆代工业务首次在公开场合详细介绍其 BSPDN 技术概述。BSPDN被
　　称为下一代芯片代工技术。此举将把电源轨安置在半导体晶圆的背面，以消除电源与信号线之间的阻碍，从而实现更小的芯片尺寸。
　　代工芯片制造商正准备采用先进的芯片制造工艺。英特尔计划在今年内采用英特尔20A工艺（即2个纳米节点）生产采用BSPDN的芯片。将其BSPDN技术称为PowerVia。台积电拥有全球62%的代工市场，该公司表示计划在2026年底左右将BSPDN引入其1.6纳米及以下工艺节点。
　　李还分享了三星于2022年首次公布采用的下一代电感（GAA）技术所制造芯片的路线图和性能。该公司计划在今年下半年量产基于第二代GAA技术（SF3）的3纳米。与第一代GAA工艺生产的芯片相比，SF3分别将芯片性能和功耗效率提高了30%和50%，同时将芯片尺寸提高了缩小了35%。