芯粒在汽车市场重新受到关注，不断发展的电气化和激烈的竞争迫使公司加快设计和生产计划。
电气化已经点燃了一些最大、最知名的汽车制造商的热情，面对非常短的市场窗口和不断变化的需求，这些制造商正在努力保持竞争力。与过去不同的是，汽车制造商通常采用五到七年的设计周期，而当今汽车的最新技术很可能在几年内就被认为过时了。如果他们跟不上，就会有一批全新的初创公司生产廉价汽车，这些汽车能够像软件更新一样快速地更新或更改功能。
但软件在速度、安全性和可靠性方面存在局限性，而定制硬件正是许多汽车制造商现在努力的方向。这就是芯粒的用武之地，现在的重点是如何在大型生态系统中建立足够的互操作性，使之成为一个即插即用的市场。实现汽车芯粒互操作性的关键因素包括标准化、互连技术、通信协议、电源和热管理、安全性、测试和生态系统协作。
与板级的非汽车应用类似，许多设计工作都集中在芯片到芯片的方法上，这推动了许多新颖的设计考虑和权衡。在芯片级，由于设计性能要求的提高，各种处理器、芯片、存储器和 I/O 之间的互连变得越来越复杂，从而引发了一系列标准活动。人们提出了不同的互连和接口类型来满足不同的目的，而用于专用功能（处理器、存储器和 I/O 等）的新兴芯粒技术正在改变芯片设计的方法。
“汽车原始设备制造商认识到，要控制自己的命运，他们就必须控制自己的 SoC，”西门子 EDA 虚拟和混合系统副总裁 David Fritz表示。“然而，他们不明白自 1982 年上大学以来 EDA 已经走了多远。此外，他们认为他们需要进入最新的工艺节点，其中一套掩模组将花费 1 亿美元。他们负担不起。他们也无法获得人才，因为人才库相当小。所有这些加在一起，原始设备制造商认识到，要控制自己的命运，他们需要一种由其他人开发的技术，但可以根据需要进行组合，以拥有独特的差异化产品，他们相信至少对一些人来说是面向未来的模型年。然后它在经济上变得可行。唯一符合要求的是芯粒。”
芯粒可以针对特定功能进行优化，这可以帮助汽车制造商利用已在多种车辆设计中得到验证的技术满足可靠性、安全性和安保要求。此外，它们还可以缩短上市时间并最终降低不同特性和功能的成本。
过去十年来，对芯片的需求一直在增长。根据 Allied Market Research 的数据，全球汽车芯片需求将从 2021 年的 498 亿美元增长到 2031 年的 1213 亿美元。这种增长将吸引更多的汽车芯片创新和投资，而芯粒预计将成为一大受益者。
但芯粒市场的成熟还需要一段时间，并且可能会分阶段推出。最初，供应商将提供不同风格的专有模具。然后，合作伙伴将共同努力提供芯粒以相互支持，就像一些供应商已经发生的那样。最后阶段将是普遍可互操作的芯粒，由 UCIe 或其他互连方案支持。
势头正在增强 从积极的一面来看，并非所有这一切都是从头开始的。在板级，模块和子系统始终使用板载芯片到芯片接口，并将继续这样做。各种芯片和 IP 提供商（包括 Cadence、Diode、Microchip、NXP、Renesas、Rambus、Infineon、Arm 和 Synopsys）提供现成的接口芯片或 IP 来创建接口芯片。
通用 Chiplet Interconnect Express (UCIe) 联盟是芯片到芯片开放互连标准背后的驱动力。该组织于 2023 年 8 月发布了最新的 UCIe 1.1 规范。董事会成员包括阿里巴巴、AMD、Arm、ASE、Google Cloud、英特尔、Meta、微软、NVIDIA、高通、三星等。行业合作伙伴表现出广泛的支持。AIB 和 Bunch of Wires (BoW) 也已被提出。此外，Arm 刚刚发布了自己的 Chiplet 系统架构，以及更新的 AMBA 规范，以标准化 Chiplet 协议。
Cadence设计 IP 高级产品营销组总监 Arif Khan 表示：“在必要性的推动下，Chiplet 已经出现了。”“不断增长的处理器和 SoC 尺寸正在达到标线极限和规模不经济。工艺技术进步带来的增量收益低于每个晶体管和设计成本的上升。封装技术（2.5D/3D）和芯片间接口标准化（例如 UCIe）的进步将促进芯粒的开发。”
如今使用的几乎所有芯粒都是由英特尔、AMD 和 Marvell 等大型芯片制造商内部开发的，因为他们可以严格控制这些芯粒的特性和行为。但各个层面都在开展工作，向更多参与者开放这个市场。当这种情况发生时，较小的公司可以开始利用备受瞩目的开拓者迄今为止所取得的成就，并围绕这些发展进行创新。
Arteris高级战略营销总监 Guillaume Boillet 表示：“我们许多人相信，拥有现成的、可互操作的芯粒组合的梦想可能需要数年时间才能成为现实。”他补充说，互操作性将来自于合作伙伴群体，他们正在解决规范不完整的风险。
这也提高了 FPGA 和 eFPGA 的吸引力，它们可以为现场硬件提供一定程度的定制和更新。“Chiplet 是真实存在的，” Flex Logix首席执行官 Geoff Tate 说道。“目前，一家制造两个或更多芯粒的公司比一家制造几乎没有良率的接近光罩尺寸芯片的公司更经济。Chiplet 标准化似乎还很遥远。甚至 UCIe 还没有一个固定的标准。并非所有人都同意 UCIe、裸片测试以及当集成封装无法工作时谁负责问题等。我们确实有一些客户使用或正在评估 eFPGA 的接口，这些接口的标准不断变化，例如 UCIe。他们现在就可以实现芯片，并使用 eFPGA 来适应以后的标准变化。”
还有其他支持芯粒的努力，尽管出于一些不同的原因——尤其是设备扩展成本的上升以及需要将更多功能集成到芯片中，而芯片在最先进的节点上受到标线的限制。但这些努力也为汽车领域的芯粒铺平了道路，并且有强大的行业支持来实现这一切。例如，在 SEMI、ASME 和三个 IEEE 协会的赞助下，新的异构集成路线图 (HIR) 着眼于各种微电子设计、材料和封装问题，为半导体行业制定路线图。他们当前的重点包括 2.5D、3D-IC、晶圆级封装、集成光子学、MEMS 和传感器以及系统级封装 (SiP)、航空航天、汽车等。
在最近举行的 2023 年异构集成全球峰会上，来自 AMD、应用材料、日月光、泛林集团、联发科、美光、Onto Innovation、台积电等公司的代表都展示了对 Chiplet 的大力支持。另一个支持 Chiplet 的组织是Chiplet Design Exchange (CDX) 工作组，它是开放域特定架构(ODSA) 和开放计算项目基金会 (OCP) 的一部分。Chiplet Design Exchange (CDX) 章程重点关注 Chiplet 和 Chiplet 集成的各种特性，包括 2.5D 堆叠和 3D 集成电路 (3D-IC) 的电气、机械和热设计交换标准。其代表包括Ansys、Applied Materials、Arm、Ayar Labs、Broadcom、Cadence、Intel、Macom、Marvell、Microsemi、NXP、Siemens EDA、Synopsys等。
“汽车公司对每个芯粒功能的要求仍处于剧变状态，”西门子的Fritz指出。“一个极端有这些问题，另一个极端也有这些问题。这是最甜蜜的地方。这就是所需要的。这些是可以开展此类工作的公司类型，然后你可以将它们组合在一起。那么这个互操作性的事情就没什么大不了的了。OEM 可能会说“我必须处理所有可能性”，从而使事情变得过于复杂。另一种选择是，他们可能会说，‘这就像高速 PCIe 一样。如果我想从一个人到另一个人进行沟通，我已经知道该怎么做。我有运行我的操作系统的驱动程序。这将解决很多问题，我相信这就是最终的结果。”
通用芯粒开发的一种途径？
展望未来，芯粒将成为汽车和芯片行业的焦点，这将涉及从芯粒 IP 到内存互连以及定制选项和限制的一切。
例如，瑞萨电子于 2023 年 11 月宣布了其下一代 SoC 和 MCU 的计划。该公司瞄准了汽车数字领域的所有主要应用，包括有关其第五代 R-Car SoC 的最新信息，该 SoC 面向高性能应用，采用先进的封装内芯粒集成技术，旨在为汽车工程师提供更大的定制灵活性他们的设计。
瑞萨指出，如果高级驾驶辅助系统（ADAS）需要更高的人工智能性能，工程师将能够将人工智能加速器集成到单个芯片中。该公司表示，这一路线图是在与一级和 OEM 客户多年的合作和讨论之后制定的，这些客户一直呼吁找到一种在不影响质量的情况下加速开发的方法，包括在硬件可用之前就设计和验证软件。
“由于对增加按需计算的需求不断增长，以及对未来汽车更高水平自主性的需求不断增长，我们看到了未来几年单片解决方案扩展和满足市场性能需求方面的挑战，” 瑞萨电子 SoC 业务与战略高级总监Vasanth Waran说。“Chiplet 使计算解决方案能够扩展并超越市场需求。”他指出
瑞萨电子宣布计划从 2025 年开始创建专门针对汽车市场的基于芯粒的产品系列。
标准接口允许 SoC 定制 目前尚不完全清楚标准处理器（这是当今使用大多数芯粒的地方）与为汽车应用开发的芯粒之间会有多少重叠。但随着这项技术转移到新市场，基础技术和发展肯定会相互促进。
Synopsys IP 加速解决方案组高级产品经理 David Ridgeway 表示：“无论是 AI 加速器还是 ADAS 汽车应用，客户都需要标准接口 IP 块。” “围绕 IP 定制要求提供经过充分验证的 IP 子系统以支持客户 SoC 中使用的子系统组件非常重要。当我说定制时，您可能没有意识到在过去 10 到 20 年的时间里，在 PHY 端和控制器端，可定制的 IP 已经变得多么可定制。例如，PCI Express 已经从 PCIe Gen 3 发展到 Gen 4，再到 Gen 5，现在又发展到 Gen 6。控制器可配置为支持更小链路宽度的多种分叉模式，包括 1 个 x16、2 个 x8 或 4 个 x4。我们的子系统 IP 团队与客户合作，确保满足所有定制要求。
对于人工智能应用，信号和电源完整性对于满足其性能要求极其重要。几乎我们所有的客户都在寻求挑战极限，以实现尽可能最高的内存带宽速度，以便他们的 TPU 每秒可以处理更多的事务。每当应用程序是云计算或人工智能时，客户都希望获得最快的响应速度。”
进入最后阶段将是最困难的，并且需要进行重大改变。为了确保互操作性，汽车生态系统和供应链中足够多的部分必须聚集在一起，包括硬件和软件开发商、代工厂、OSAT 以及材料和设备供应商。
图 1：包括处理器、数字、PHY 和验证的 IP 模块可帮助开发人员实现整个 SoC
优化 PPA 的最终目标是提高效率，这使得芯粒在汽车应用中特别有吸引力。当UCIe成熟时，预计整体性能将呈指数级提升。例如，UCIe 在标准封装中可以提供 28 至 224 GB/s/mm 的海岸线带宽（shoreline bandwidth ），在高级封装中可以提供 165 至 1317 GB/s/mm 的海岸线带宽。这意味着性能提高了 20 至 100 倍。将延迟从 20 纳秒降低到 2 纳秒代表着 10 倍的改进。另一个优点是功率效率提高了约 10 倍，分别为 0.5 pJ/b（标准封装）和 0.25 pJ/b（高级封装）。关键是尽可能缩短接口距离。
为了优化芯粒设计，UCIe 联盟提供了一些建议： 仔细规划考虑架构切割线（即芯粒边界），优化功耗、延迟、硅面积和 IP 重用。例如，定制一个需要前沿工艺节点的芯粒，同时在旧节点上重复使用其他芯粒可能会影响成本和时间；
需要针对封装热封套、热点、芯粒布局以及 I/O 布线和分线规划热和机械封装约束；
需要仔细选择工艺节点，特别是在相关的电力传输方案的背景下；
需要预先制定芯粒和封装/组装部件的测试策略，以确保在芯粒级测试阶段发现硅问题，而不是在将它们组装到封装中之后；
