台积电启动3nm量产：长节点助力领先芯片

    台积电周四在其位于南台湾科学园区 (STSP) 的 Fab 18 举行了“量产和产能扩张仪式”。Fab 18 是使用其 N3（3 纳米级）工艺技术生产芯片的地方。该代工厂表示，其量产的 3 纳米芯片的良率很高 ，其 N3 技术系列将在未来许多年内为客户服务。
    HVM 中的 N3
    据报道，台积电  于 9 月初在其 N3 制造工艺上启动了大批量制造 (HVM)。目前第一批芯片已经生产和测试，所以正式宣布量产一般是为了表明晶圆代工厂的3nm级工艺适合量产，芯片良率“好”。对于台积电而言，N3 是一个非常重要的工艺技术系列，因为它将是代工厂最后一个基于 FinFET 晶体管的通用节点，并且将为其客户提供至少 10 年的服务。事实上，台积电表示，N3 及其后续产品将用于构建 HVM 的“五年内市值达 1.5 万亿美元的产品”。
    与台积电的 N5 制造技术相比，该公司的 N3 生产节点有望提供 10% 至 15% 的性能提升（在相同的功率和晶体管数量下），降低 25% 至 30% 的功耗（在相同的频率和复杂性下） , 并将逻辑密度提高约 1.6 倍。N3 几乎不提供任何 SRAM 缩放 ，因为它具有 0.0199 ?m^? 的 SRAM 位单元尺寸，与 N5 的 0.021 ?m^SRAM 位单元相比仅小约 5%。
    虚拟机启动2023 年第二季度/第三季度2022 下半年
    台积电 3 纳米级制造工艺的第一次迭代——N3 也称为 N3B——预计将被早期采用者仅用于特定应用，因为据报道它的工艺窗口相当窄。这可能会导致某些设计的良率降低。事实上，媒体报道称，台积电的大多数客户现在都在排队使用 N3E 制造技术，以 SRAM 微缩（即降低晶体管密度）为代价，改进工艺窗口、提高性能并进一步降低功耗。显然，N3E 具有 0.021 ?m^? SRAM 位单元，与 N5 相比变化很小或没有变化。这将意味着 SRAM 密集型设计（绝大多数 CPU、GPU 和 SoC）的裸片尺寸更大。
    N3 为芯片设计人员 FinFlex 提供了一种优化芯片尺寸和性能/功耗的强大方法。FinFlex 让开发人员能够在一个模块内混合和匹配不同类型的标准单元，以准确优化性能、功耗和面积，这将特别受到倾向于利用晶体管性能和晶体管密度。
    最终，台积电计划为 N3 系列添加更多节点。该工艺的最新版本包括承诺增强性能的 N3P、旨在提高晶体管密度的 N3S 和具有增强电压以及进一步优化 CPU 等应用性能的 N3X。
    尽管成本高昂，客户仍在排队购买 N3
    有 传言 称，台积电几乎所有最重要的客户，包括 AMD、苹果、博通、英特尔、联发科、英伟达和高通，都对使用台积电的 N3 节点感兴趣，但很难说这些芯片设计商何时会加入进来代工厂的 3nm 潮流及其产品。Apple 有望成为首批采用台积电 N3 作为其高端 SoC 之一的客户之一，但我们不知道它是哪款 SoC。与此同时，AMD 打算 在 2024 年为其部分基于 Zen 5 的产品采用 N3 ，而 Nvidia 可能会在大约同一时间段为其下一代基于 Blackwell 架构的 GPU 使用 N3。
    但是使用台积电的 N3 并不便宜。一些报道称，这家芯片合同制造商  使用其 3 纳米级技术处理的每个晶圆可能收取高达 20,000 美元的费用。台积电的定价当然取决于许多因素，例如数量、设计和规格，因此请对数字持保留态度。
    同时，高报价意味着无晶圆厂芯片设计人员可能更愿意为优质产品保留台积电的前沿节点，同时使用经过验证的制造技术制造更多主流设备。例如，苹果仅将台积电的 N4（4 纳米级）制造工艺用于为其旗舰产品 iPhone 16 Pro 提供动力的 A16 仿生。相比之下，该公司的 iPhone 14 非 Pro 从 2021 年开始继续依赖采用台积电 N5P 技术制造的 A15 SoC。
    Fab 18 第 8 期

    除了宣布其N3工艺技术进入HVM外，台积电还举行了Fab 18 phase 8大楼的封顶仪式。该公司使用其 Fab 18 在其 N5 和 N3 生产节点上制造最先进的芯片。一旦 Fab 18 phase 8 配备生产工具，将大幅扩大 TSMC 的产能。其领先的制造工艺。

编译自：tomshardware