SpringSoft新版侦错平台大幅强化设计性能并加入SystemVerilog支持

       电子设计自动化厂商SpringSoft，近期推出大型数字芯片以及系统芯片（System-on-chip）侦错自动化平台Verdi的开发蓝图。新版Verdi侦错平台整合了不同阶层的设计语言及工具，能有效将系统规格到芯片实现的验证时间缩短一半以上。SpringSoft的进展是能在整个侦错平台上增进三到十倍的效能及容量，并在SystemVerilog语言所引导的验证方法上加入自动化侦错功能。 
      侦错平台效能的提升，关键在于能否快速读取大型设计中工程师关心的重要部分，并提供随需(on-demand)及渐进(incremental)的执行方法，来加速自动化设计分析及追踪的能力。SpringSoft已在新版的Verdi自动化侦错平台中建立了完整的SystemVerilog支持架构，其中包含了SystemVerilog Assertion(SVA)、SystemVerilog设计程序代码、以及SystemVerilog Testbench(SVTB) 的完整侦错方案。这些功能将从2007年7月开始逐步于每季更新的Verdi产品中发布。
      SpringSoft资深产品处长茅华表示：“现今大型芯片设计动辄超过上亿逻辑门，对于要了解芯片设计内部复杂架构与行为的工程师来说，无疑是个庞大的挑战。我们提升了Verdi的效能、容量、和功能，让侦错自动化与不断增加的芯片大小和复杂度并驾齐驱。我们的客户便可以安心的使用的标准和技术来针对复杂且巨大的芯片进行侦错。”
      SpringSoft针对已被视为业界标准的快速讯号储存数据库(FSDB)进行大幅改善，不论是在取得讯号数据的速度以及有效接触芯片内部信号的机制上，皆有长足的进步。对于反应时间及内存使用上的直接影响更是令人印象深刻，例如加入信号到波型显示器的效率增加了五倍、在程序代码和逻辑示意图(Schematic)上追踪及显示信号值的效率增加了二到十倍、比较大型FSDB文件的效率增加了三倍等。
      此外，SpringSoft开发了随需(on-demand)及渐进(incremental)执行的特殊数据库以增进侦错的效能并支持更多的先进功能。这些功能包括：可在模块级(block level)中，以十倍速度与1/3内存执行设计行为分析(behavior analysis)。而SpringSoft的设计知识数据库(knowledge database, KDB)也将会采用此种随需执行的方式，来加速读取资料和处理的效率。未来更将持续对FSDB的数据处理过程做化，以期达到更大的进步。