为45纳米工艺做部署，意法半导体推出SoC设计平台

      意法半导体(ST)将推出用于SoC的45纳米CMOS设计平台，其目标是低功耗、无线和便携式消费电子应用，并且该公司称首批的演示用芯片设计包括一种先进的双核CPU系统和相关的存储器体系。 
      意法半导体制造和技术研发执行副总裁Laurent Bosson在一份发言中表示，“在新型无线和便携式产品—尤其是下一代3G和4G手持多媒体终端—的开发过程中，尽早掌握低功耗45纳米CMOS技术对行业的制造商是至关重要的。”
      ST表示，随着其它45纳米设计平台准备好部署，这一版本将以高密度和高性能所需的必要模块为特色。这些特色功能包括：适用于关键模式层的193纳米沉浸光刻技术、浅沟槽隔离、晶体管刺激器(stressor)、先进的节点工程、毫秒退火的应用；并且超低k金属间铜介质(互连)允许降低互连的电容。
      此外，还有两个单元库可以利用：一个针对高性能而优化的单元库，另一个针对低功耗而优化的单元库，从而给予设计工程师极大的选择范围。
      例如Cadence、Mentor Graphics、Synopsys和Magma这样的EDA公司利用先进的工具支持该平台，这些工具是ST和各个EDA公司独立的研发工作小组合作开发完成的。
      ST表示，该工艺已经取得了很好的成果，包括：高良率多个Mb SRAM测试电路，以及在1.1V 到0.9V供应电压上工作的功能完备的SRAM测试电路。