EDA业者对高速互连的标准缺乏共识

由于用来仿真芯片高速互连的工具还缺乏统一标准，因此当芯片互连速率达到5Gbps或更高时，所引发的各种有关问题也节节升高。最近，Cadence公司和明导国际就为了使各自的竞争方案赢得支持而陷入了这样的对立中。

两家公司的提案目前已公开于IBIS宏建模库任务小组(IBIS Macromodeling Library Task Group)中，但迄今为止，尚未显示出哪一家具有明显的胜出优势。

“我们需要新一代的EDA工具来进行序列连接设计。建模是一个特别棘手的问题，而且一直都未能加以解决。”Todd Westerhoff表示。Westerhoff在思科公司路由器部门领导一个高速讯号完整性小组。

Mentor Graphics公司一位高速设计架构师表示，现有工具将能够解决这些问题。然而，所有的人都认为问题确实非常复杂。

业界目前正迅速转移至采用高速序列接口来连接各种芯片、板卡和系统。但是在3.125～6Gbps速率之间，高速讯号却面临困境。芯片制造商必须求助于一些日益复杂的技术，例如使用发射预加重和接收器均衡等来传送和恢复频率和讯号。

当采用上述技术时，利用示波器上‘眼图模型’的传统测试方法将不再奏效。此外，如果为了测试芯片到芯片的连接而必须对兆位流量进行模拟，那么传统的晶体管级Spice模型也不再有用武之地。正因如此，芯片制造商开始利用C或Matlab语言自行开发环境来产生芯片模型，使OEM客户可以利用这些模型进行系统仿真。

“如果你只使用一个供货商的组件，这种模式毫无问题。但是现在所有芯片供货商各自都有与其芯片模型相搭配的工具和环境，它们彼此之间无法共同运作，而且与传统的Spice或IBIS建模工具之间也没有互通作业性。”Westerhoff指出。

随着讯号速度的提升，这种情况只会变得更糟糕。芯片制造商预估必须采用一套更为复杂的标准数组以及专有的讯号调变和滤波技术，以便可在不同的PCB和线缆上测试出不同结果。果真如此，显示在示波器上的‘眼图模型’便只会是一个封闭性的眼图。

“那样的话你什么都测不到。这正是我们想要解决的问题。”Westerhoff表示，“它超出了过去任何人在讯号完整性方面所做的努力。”

目前，面对模型中远远超出期望范围的不确定性，设计师只有忍受。而随着速度增加，他们可能被迫必须建立板级原型来测量互连，但这样做不仅会导致成本的增加，还会影响上市时间。


图：用于互连建模的API能够以5Gbps及以上速率处理算法

孰优孰劣？

最终的目标是建立一个适用于高速设计的专用仿真方案，能够对芯片讯号和由板内走线或板间联机细微差别造成的影响进行充分建模。这种方案应该是任何芯片或EDA供货商在保护专有硅智财(IP)的同时，也能轻易支持的一项特性。

日前，Cadence和IBM连手向IBIS宏建模库任务小组提出了一个新的想法，即为高速讯号建模开发一个开放应用编程界面(API)。TI也已经表达支持这一个想法。

Cadence已经推出了拥有新算法建模能力的PCD SI GXL工具升级版，新版本使用新的API，能在1小时内对1千万位的流量进行仿真。Cadence目前正与两家芯片制造商以及一家系统公司的3个设计小组对该方法进行测试。

“我们尝试采用实际的模型来寻找采用API可能存在的问题，并根据芯片和系统公司的需要对其进行扩充。”Cadence公司PCB部门产品营销总监Hemant Shah表示。

Cadence试图为复杂的建模采用一种由上而下的方法，让芯片制造商以动态连接库(DLL)的形式产生算法；DLL可被插入任一款适合的仿真器中。用户可以增加多种抖动特性以及频率恢复机制，并可透过任何加密标准来保护IP。

根据Cadence提出的方法所采用的几个步骤。首先，仿真器尝试对定义信道的走线或联机进行特征化作业；随后，仿真器向传送器发出脉冲响应并测量其回应；修改后的脉冲响应再度被传送给接收器，并再度测量变化。接着，程序进行逐位(bit-by-bit)仿真，并对接收器DLL传送最终波形。

“就我们所知，有一些EDA公司可以将该API插入其产品中，他们的架构非常适合这个方法。”Cadence的Shah表示。

但Cadence在PCB设计工具方面的主要竞争对手Mentor Graphics则否决新API的想法，并且也仍然坚持采用其现有PCB设计工具中所支持的VHDL-AMS模型。在2004年的时候，Mentor Graphics在其ICX V3.0版模拟工具中首次推出了对VHDL-AMS的支持。

“如果我们打算支持C语言建模，那么我们更希望看到类似针对SystemC的IEEE 1666标准，而不是一种新的专有方法。”Mentor Graphics高速设计架构师Ian Dodd表示。Dodd一直活跃于IBIS宏建模库任务小组中。

“我不认为我们一定需要新的EDA工具。”Dodd说，“仅仅是从芯片供货商那里得到IBIS模型都已经够难的了，如果还想按照Cadence提案中所要求的那样，指望芯片供货商们为每种设计环境编译芯片模型，那就更不切实际了。”

但Mentor Graphics方案的一个缺点是除了该公司和安捷伦以外，目前还没有其它主要的公司在其高速设计工具中支持VHDL-AMS语言。Cadence声称VHDL-AMS并不能为决定反馈均衡等复杂功能进行建模。

“AMS虽然占有一席之地，但透过与IBM和TI合作，我们发现在6Gbps或更高速率的时候，AMS便无法胜任。我们的想法是在一定范围内使用AMS，但超出这个范围时，我们便需要一个算法仿真器。”Cadence的Shah认为，“AMS不是针对算法建模设计，也不适合这个方向。”

“事实并非如此。”Dodd争辩道，“正如提案中的定义一样，AMS有能力处理几乎任何工作，甚至包括机械和管道设计。它相当具有弹性。”

Dodd指出，部份IBIS宏建模库任务小组的成员使用Verilog数字工具以自行开发5Gb以上的串行/解串器。若用户需要，Mentor Graphics还可以支持Verilog-AMS，他补充道。

Arpad Muranyi是英特尔的一位讯号完整性工程师，也是IBIS最初的发起人之一。现在，Muranyi主持IBIS宏建模库任务小组的工作，对于这场持续不断的争论，他采取了一个较为平衡的立场。

工作小组最初开发出AMS库后，现在已经将这些库文件放在网站上，希望能对从事讯号完整性设计工程师提供些许帮助，因为许多工程师并不熟悉该语言。目前，该小组已经为电阻、电容器、电感以及缓冲器算法等元素开发出许多基本的AMS库文件。

“采用这些库，你就可以利用IBIS将一个复杂的电路整合在一起，并使整合后的模型能够处理具有预加重和去加重等较为复杂的缓冲器，而之前IBIS根本无法处理这些问题。”Muranyi表示。

然而，考虑到IP加密和其它如FIR滤波器等更为复杂的功能，建模库文件还必须加以扩展来因应日益增多的问题。另一方面，“API的优势在于你不会受到AMS语言的约束。”Muranyi表示。然而，IBIS小组的目标是避免与任一家供货商的产品在技术上产生密切关联，他补充道。

前景不明

尽管问题很明显，但解决方案何时定案却不得而知。工作小组仍在权衡两种提案的优劣。

“越快拿出方案越好，但我们并没有时间表。”Muranyi说，“IBIS是建立在完全义务工作的基础上，我们会尽量向前迈进，但现在只能这么快了。”

Muranyi认为，IBIS工作小组最需要的是EDA产业更积极的参与。

思科的Westerhoff对此也表示同意。“许多EDA供货商都为高速串行连接设计推出了成熟度各异的工具，但这些工具的稳定性都还不足。”他指出。