在电子电路设计中，运放是非常重要的器件。然而，当在运放后面只加电容时，输出却可能开始振铃，这一现象值得深入探究。
为了滤掉噪声，或者驱动 ADC 采样电容、长线和大面积 MOS 栅极，有人会在运放输出端直接并一颗电容。虽然直流结果没问题，但当阶跃信号到来时，却会出现过冲、振铃现象，严重时空载情况下输出也会持续摆动。这是因为电容本身虽没有 “放大” 能力，但它改变了输出节点的频率响应。只要这个节点在反馈环内，负载电容与运放输出阻抗形成的新极点就会改变环路相位。从工程角度来看，容性负载问题属于稳定性设计，而非简单的滤波器选值问题，需要先确认相位裕量，再考虑电容能滤掉多少噪声。
一颗电容，为何会改变环路
真实的运放输出端并非理想的零欧电压源，而是带有随频率变化的输出阻抗。当负载电容接上后，两者会形成额外极点，使得环路增益开始更早下降，并增加相位滞后。
图 1 输出阻抗与负载电容在反馈环中形成额外动态环节
当环路增益降到 0 dB 附近时，如果相位已经接近反馈翻转条件，闭环响应就会出现大过冲、长时间振铃甚至自激现象。通常情况下，电容越大、输出隔离越弱，新增极点越低。这也解释了为什么直流电压正常却不能证明电路稳定，因为振荡可能只在某个特定负载、某种输出幅度或某段温度下出现，而静态万用表根本无法检测到这些情况。
先用小阶跃把相位裕量暴露出来
小信号阶跃不会立即受到压摆率的限制，更适合用于观察闭环阻尼情况。一般来说，过冲越大、振铃衰减越慢，说明相位裕量越紧张；若出现持续等幅振荡，则意味着环路已经失稳。
图 2 断环模型把输出阻抗、负载电容和反馈因子分开观察
在进行测试时，要使用目标反馈电阻、合适的供电、共模电压和负载。需要注意的是，示波器探头本身也有电容，直接挂在高阻节点上可能会改变测试结果，因此需要把探头模型计入负载或者选用合适的探测方式。断环等效图能帮助我们定位新增极点，但样机验证还是要回到闭环阶跃测试。因为模型主要用于解释机制，而实测则是为了确认寄生参数、布局以及器件批次是否留有足够的余量。
补偿的是把电容隔离出环路
常见的补偿做法是在运放输出与电容之间串一个小电阻。这个电阻能让运放在高频时先看到隔离电阻，而不是直接面对全部电容，从而改善环路相位，并且电容后端仍然可以承担储能或滤波的功能。不过，隔离电阻也会带来一些问题，比如会导致负载压降增大和输出阻抗上升，还可能与电容形成新的零点。所以，隔离电阻的阻值不能仅凭经验来确定，而应该结合数据手册曲线、目标负载和阶跃响应进行扫值。
图 3 调整主极点或隔离负载后，0 dB 交越处可以恢复相位余量
除了串电阻的方法，其他补偿方案还包括调整反馈补偿、降低闭环带宽、使用缓冲器，或者直接选择明确支持目标容性负载的运放。如果电容是 ADC 采样网络的一部分，那么还需要同时核对建立时间和采样瞬态。
把坏电容和坏负载一起测
电容的容差、温度和直流偏压都会影响其有效值，例如陶瓷电容在工作电压下的实际容量可能与标称值不同。此外，线缆、连接器和后级输入也会增加额外的电容。因此，建议从小电容开始逐级增加，记录过冲、振铃频率、衰减时间和稳定时间，同时扫描输出幅度与负载电流。在小信号稳定后，再验证大信号压摆和恢复过程。
图 4 隔离补偿后的环路曲线要在交越频率处重新检查增益与相位
在布局方面，反馈回路应紧凑，并且在隔离电阻前取样还是后取样的问题上要保持设计意图一致，因为取样点的改变会使负载电容是否处于环内发生本质变化。终的设计方案要在器件相位裕量、负载电容和供电温度边界等条件下都能通过，而不是仅仅在实验室用一颗典型样片得到漂亮波形就可以。
如果数据手册给出了 “容性负载与隔离电阻” 曲线，应优先从推荐区间开始选择。这些曲线通常与闭环增益、供电和输出幅度相关，换到不同增益后相位裕量会发生变化，所以不能把一个阻值直接应用到所有通道。若没有曲线，可以使用小信号模型扫描电容与电阻的值，再通过阶跃实测来确定终结果。
反馈取样放在隔离电阻前，运放本身更容易稳定，但负载端的直流压降和动态误差不在环路内进行补偿；取样放在电阻后，可以校正负载端误差，但会重新把部分电容纳入反馈。这两种接法适用于不同的目标，在原理图评审时必须明确输出精度的参考点。
在 ADC 驱动场景中，还会出现周期性电荷回冲现象。采样开关每次动作都会从运放输出吸取脉冲电流，此时等效负载并非一颗静态电容。隔离电阻与电荷桶电容既要保证运放稳定，又要在采样时刻前完成建立。若阻值过大，虽然可能解决振铃问题，但会使转换误差变大。
若振荡频率接近开关电源或数字时钟，不要立刻认定是外部串扰。应先断开负载电容、改变隔离电阻，并观察频率和衰减是否跟着变化。一般来说，稳定性问题对环路参数比较敏感，而纯外部耦合更容易随着噪声源开关、线缆位置或屏蔽方式的变化而变化。
对于多通道设计，应逐路进行验证，不能用一条通道的补偿值来覆盖不同走线长度、负载电容和反馈增益的情况。
