发射极耦合逻辑 (ECL) 是基于 BJT 的逻辑系列，通常被认为是快的可用逻辑。 ECL通过采用相对较小的电压摆幅并防止晶体管进入饱和区来实现高速运行。在 20 世纪 60 年代末，当标准 TTL 系列提供 20 ns 栅极延迟，而 CMOS 4000 系列的延迟为 100 ns 或更多时，ECL 提供的延迟仅为 1 ns，令人难以置信！ 本文将回顾基本 ECL 反相器/缓冲器的操作，然后我们将了解该逻辑系列的一些重要的特性。 发射极耦合逻辑 发射极耦合逻辑是高速双极逻辑系列。为了熟悉这个逻辑，让我们检查一下如图 1 所示的 ECL 反相器/缓冲器。在该图中，$$V_{in}$$ 是门的输入，$$V_{out-}$$ 是门的输入。 $$V_{in}$$ 和 $$V_{out+}$$ 的反转版本是 $$V_{out-}$$ 的补集。在此特定示例中，$$V_{out+}$$ 可以被视为输入的缓冲版本。此外，$$V_{BB}$$是合适的电压（图1中的4V）。我们将逻辑高电平和逻辑低电平分别定义为 4.4 V 和 3.6 V，并检查图 1 中电路的工作情况。
图 1. ECL 反相器/缓冲器 假设 $$V_{in}$$ 为逻辑高电平 (4.4 V)，因此 Q1 的发射极电压约为 4.4-0.6=3.8 V。因此，Q2 的基极-发射极电压将为 0.2 V。发射极电压不足以开启 Q2。因此，电阻器 R2 将把 Q2 的集电极上拉至 Vcc=5V。 为了计算集电极电压$$V_{c1}$$，我们应该注意流经R3的电流，即$$\tfrac{3.8V}{1.3k \Omega}=2.92mA$$，将流经Q1 。因此，我们得到$$V_{c1} = 5V-300Ω\times 2.92mA=4.12V$$（为了简化计算，我们假设集电极电流等于发射极电流）。射极跟随器 Q3 和 Q4 将充当缓冲器，将 Q1 和 Q2 的（直流电平转换）集电极电压传递到 ECL 门的终输出 $$V_{out-}$$ 和 $$V_{out+}$ $。假设 Q3 和 Q4 的基极-发射极电压为 0.6V，我们得到 $$V_{out+}$$=4.4V 和 $$V_{out-}$$=3.52V。如您所见，将逻辑高电平应用于输入会在 $$V_{out+}$$ 处产生逻辑高电平，并且在 $$V_{out-}$$ 处产生非常接近定义的逻辑低电平 (3.6 V) 的电压电平。因此，图 1 的电路用作反相器/缓冲器。 如果我们将逻辑低电压（3.6V）施加到栅极的输入，Q2 将导通，Q1 将截止。这将导致 $$V_{out-}$$ 处的逻辑高电平和非常接近 $$V_{out+}$$ 处的逻辑低电平 (3.61 V) 的电压电平。 现在您已经熟悉了 ECL 反相器/缓冲器，您应该能够验证图 2 的电路是否实现了 a 和 b 的 OR 函数或 a 和 b 的 NOR 函数，具体取决于正负输出的方式被使用。
低电压摆幅 正如您所看到的，ECL 门的逻辑高电平和低电平之间的电压差远小于CMOS 或 TTL 逻辑门的电压差。这种低电压差减少了从逻辑高电平转换到逻辑低电平或反之亦然所需的时间。因此，ECL 逻辑可提供更高频率的操作。 避免饱和 除了逻辑电平之间的低电压差之外，还有另一种机制对 ECL 门的高速运行有显着贡献。诀窍是防止双极晶体管进入饱和区。关闭饱和双极晶体管需要去除或重新组合晶体管基极区中产生的一些载流子。 如果我们对饱和 BJT 的输入应用从高到低的转换，则晶体管输出不会改变，直到基极中的电荷被移除。这会给用作开关的 BJT 的操作带来额外的延迟，称为存储时间。经过存储时间后，晶体管脱离饱和状态，晶体管的输出开始响应输入。 如果选择适当的电阻值，ECL 逻辑可防止晶体管进入饱和状态。例如，在图1中，选择R1、R2和R3，使得Q1和Q2的集电极电压不能小于约4.1V。基于上述讨论，Q1和Q2的发射极电压约为3.8V因此，这两个晶体管的集电极-发射极电压始终大于$$V_{C(min)}-V_{E(max)}$$=4.1 V-3.8 V=0.3。 V。这比集电极-发射极饱和电压大，约为 0.2V。因此，Q1和Q2不能进入饱和区。 如上所述，ECL 通过正确选择电阻值来避免存储时间问题。由于存储时间可能占其他逻辑系列中传播延迟的很大一部分，因此有几种其他方法可以减少这种不良影响。 正向参考 ECL 值得一提的是，旧的 ECL 系列使用负电源电压，如图 3 所示。这就是为什么图 1 等使用正电源电压的 ECL 门被称为正参考 ECL 或 PECL（发音为“peckle”）。 ”）。 
抗噪声能力是早期 ECL 门使用负电源的主要原因。正如对 ECL 反相器/缓冲器的分析所示，ECL 门的输出电压取决于 $$V_{CC}$$ 的值。例如，逻辑高电平等于$$V_{CC}-V_{BE}$$，其中$$V_{BE}$$是发射极跟随器的基极-发射极压降。逻辑低电平为$$V_{CC}-V_{BE}-V_{gate}$$，其中$$V_{gate}$$是逻辑高电平和低电平之间的电压差，由电阻器。因此，$$V_{CC}$$ 上的任何噪声都会直接影响 ECL 门的输出电压。 通常，实现稳定的低噪声接地节点比稳定的低噪声电源电压更容易。早期的 ECL 系列使用负电源，并使用接地作为栅极输出电压的参考；这带来了更好的抗噪能力。然而，PECL 变得流行是因为它更容易与其他逻辑系列（例如 TTL）连接。 如果使用负电源，则需要在整个设计的基于 ECL 的部分分配干净的接地。使用正参考 ECL 时，同样的考虑因素也应适用于电源分配。例如，如果系统中同时使用 TTL 和 ECL，建议为两个逻辑系列使用单独的电源层，以便 TTL 开关瞬变不会影响 ECL 操作。 功耗 在图 1 中，我们看到改变输入的逻辑状态会使电流流过 Q1 或 Q2。然而，应该注意的是，流过 Q1 和 Q2 的总电流对于逻辑高输入和逻辑低输入几乎相同。因此，ECL 电路级的功耗几乎恒定。 在电压转换期间，CMOS 逻辑门会引起电源电压的瞬态干扰。 ECL 的一个主要优点是输入级（即 Q1 和 Q2）的电流控制行为不会像 CMOS 开关那样引起干扰。 然而，这种噪声性能是以消耗更多静态功耗为代价实现的。请注意，CMOS 栅极仅在电压转换期间消耗功率，而 Q1 和 Q2 形成的差分对（见图 1）几乎总是从 $$\tfrac{4V}{1.3k \Omega} \approx 3mA$$ 汲取功率。 $V_{CC}$$。 如果我们关注静态功耗，ECL 是一个高功耗逻辑系列。然而，如果我们考虑动态功耗，ECL 可能比 CMOS 更高效，特别是当工作频率增加时。如图 4 所示。
图 4.图片由安森美半导体提供。 低于 20 MHz 时，ECL 比 CMOS 消耗更多的电源电流，但当频率超过该频率时，ECL 会变得更加高效。这就是为什么 ECL 是高频时钟分配的有吸引力的解决方案。 要注意的是，射极跟随器（见图 1）必须提供大输出电流来为负载电容充电，因此它们可能会导致电源电压出现显着的瞬态偏差。因此，在某些情况下，建议使用两条单??独的电源线：一根用于输入级，一根用于射极跟随器。这可以防止射极跟随器产生的电源干扰污染ECL差分对。
