CTLE 电路与闪存 ADC 尺寸和数量的正确平衡对于化 ADC 位以实现面积和功耗起着关键作用。
    的 112 Gbps 长距离 (LR) SerDes PHY 的设计要求限度地减少模数转换器 (ADC) 位数，以实现整个系统占用的面积并消耗的功率。为此，利用连续时间线性均衡 (CTLE) 的值来减少 ADC 面积和功耗。由于采用了交错式 ADC（例如闪存），因此 ADC 面积和功率会随着 ADC 通道的数量而变化。
    此外，112-Gbps LR SerDes PHY 必须在 CTLE 输入附近包含一个静电放电 (ESD) 网络，以保护接收器输入。该电路模块的设计必须能够为 SoC 和网络系统设计人员提供的可靠性。在这里，将 ESD 网络置于 ADC 内是没有意义的，因为 CTLE 的存在对于优化设计至关重要。CTLE 的输入位于片外，因此需要提供 ESD 来防止器件处理造成的损坏。
    查看 CTLE如图1    所示，CTLE 由终端块（电阻器）、用于减少进入 ADC 的大信号的衰减器、用于减少码间干扰 (ISI) 的高频升压块组成在 ADC 输入端、直流偏移消除器和基线漂移消除器。所有这些共同减少了 ADC 的面积和功耗，同时保持了链路性能。

    112-Gbps LR SerDes PHY 利用 CTLE 和时间交错闪存 ADC 来降低 ADC 分辨率
    图 1：CTLE 由终端模块、衰减器、高频升压模块、直流偏移消除器和基线漂移消除器组成。（Rambus）
    这些电路及其序列可降低所需的 ADC 分辨率。这是为什么？那么，在确定 ADC 分辨率时，重要且的特征是 ADC 的动态范围。它定义为 ADC 可接受的电压与预期在输入端看到的电压之比。
    相对而言，这两个值的电压相差越大，ADC 就越大且越昂贵。事实证明，CTLE 是降低 ADC 动态范围的主要因素。这样可以通过数量的 ADC 位数实现高度可接受的系统性能。
    深入研究 CTLE 并减少位数
    让我们从终端网络开始。在 CTLE 的输入处，终端为 SoC 和网络系统设计人员提供 100 欧姆 (Ω) 差分电阻。控制良好的电阻有助于降低动态范围。由于电阻器经过校准，因此输入电压摆幅不会因电阻器的工艺或温度变化而变化。在Rambus中，电阻器被调整为值，这使得 CTLE 输入处的输入信号电压电平非常稳定。
    接下来，考虑 CTLE 阶段的衰减器。如果远端发射器在物理上靠近输入，或者线路非常小，则发射器的输入不会因通道损耗而显着衰减。如果设计不当，进入接收器的巨大信号可能会使 ADC 输入过载。添加额外的 ADC 位可以补偿过载。然而，使用简单的衰减器，可以在 CTLE 之前降低输入信号，这样 ADC 就不需要额外的位。衰减器通常由分压器电路构成。
    高频升压级是信号链中的第二个 CTLE 模块。这减少了通道中的 ISI 量，进而减少了 ADC 输入所需的动态范围。高频升压级之所以这样做，是因为在 ADC 输入之前去除了一些 ISI。
    在 ADC 输入处执行均衡还有另一个优点。ADC 引入的相对于 ISI 的量化噪声有所降低。这意味着接收器 DSP 中的高频噪声增强较小，因为在 ADC 之前执行了一些均衡。
    接下来是可变增益放大器（VGA）；DSP 在启动时设置其值，并在链路处于活动状态时保持该值。VGA 增加高频升压级输出端的信号输入电压。它这样做的方式是始终占据 ADC 的整个动态范围。
    在 VGA 之后，还有 DC 偏移消除器。上面讨论的 CTLE 模块是模拟电路，所有这些电路都具有自然缺陷，会产生直流偏移。DC 偏移消除器允许使用 ADC 的中心范围，以便化 ADC 的动态范围。
    ，还有基线漂移消除器。原因是 SoC 或网络系统设计者可能要求在发送器和接收器之间包含 DC 模块。在 DC 阻断的情况下，需要在 ADC 输入处恢复 DC 值，基线漂移消除器可以执行此操作。
    因此，当所有这些功能结合在一起时，所需 ADC 位的数量多可显着减少 3 位。如果应用所有这些功能，终结果是使用 5 位 ADC 获得与使用 8 位 ADC 相同的总体系统链路性能。
    为什么这些位很重要？
    为什么我们要消除这些位？为了解释原因，我们以闪存 3 位 ADC 为例，如图2所示。ADC 采用多个比较器，全部由单个时钟驱动。输入信号与所有比较器进行比较。如图所示，有 2 b  1 个比较器，其中 b 是位数。在此 3 位 ADC 中，有七个比较器（2 3 1 为 7）。
       图 2：闪存 3 位 ADC（Rambus）
    闪存 ADC 速度快且稳定性好，可实现高度可接受的接收器性能；然而，它们可能具有高输入电容，参考发生器可能很复杂，并且需要设计与系统数字部分的高速接口。
    为了将位数增加一位，ADC 中比较器的数量需要加倍。结果，ADC 的大部分面积增加了一倍。同样，比较器的数量增加，从而增加了功率。此外，解码器需要具有两倍的状态并且也会增长。因此，当分辨率增加一倍时，会产生级联效应，使面积、功率和输入电容加倍。
    这也意味着 ADC 更难驱动，需要 CTLE 提供更大的驱动强度。此外，必须添加两倍的参考电压，以使参考电压发生器增加。增加 ADC 输出的位数会一直影响整个 DSP，从而需要数据路径中更多的位数，从而增加数字逻辑的面积和功耗。
    由于 ADC 的输出数据，数字数据管道变得更宽。对于添加的每一位，都必须在 DSP 中添加另一位以接收来自 ADC 的信号。简而言之，分辨率每增加一位，设计的尺寸就会加倍，也称为分辨率的几何增长，对于闪存 ADC 来说尤其如此。
    减少闪存 ADC 面积和功耗的技术
    公平地对待闪存 ADC，已经引入了减少其面积和功耗的设计技术。两种常见的技术称为折叠和插值。折叠技术允许我们在 ADC 的动态范围内重复使用一组比较器两次，而不是用一组比较器来确定所有级别。该技术减少了比较器的数量并节省了面积和功耗。
    在插值的情况下，取相邻比较器之间的平均值，以减少前置放大器的数量。插值的主要优点是减少 ADC 的输入电容。
    另一种技术是执行可变分辨率，其中关闭未使用的比较器。例如，如果输入信号处于非常低的电压，则可以禁用高电平比较器以节省电力。然而，所有这些用于减少面积和功率的技术都有其缺点。设计难度、时间和风险随着分辨率的增加而增加。
    扩展模拟信号    闪存 ADC 消耗的面积和功耗非常重要，而且由于设计中采用的方式，必须显着减少它们。原因是 112 Gbps LR SerDes PHY 链路每秒需要 56 个千兆样本。由于处理技术速度的限制，无法使用单通道ADC。不过，这个问题有一个解决方案。图 3显示了一类称为时间交错的ADC ，它采用多个通道。此类 ADC 有许多并行的闪存 ADC，而不是只有一个。这里的想法是在模拟信号被数字化之前及时拉伸它。

    112-Gbps LR SerDes PHY 利用 CTLE 和时间交错闪存 ADC 来降低 ADC 分辨率
    图 3：称为时间交错的一类 ADC 采用多个通道。（Rambus）
    这些M 个ADC 以Fs的采样率（即采样率除以M ）并行运行。举例来说，如果我们每秒有 4 个 56 GB 样本，则我们将拥有 7 GHz 乘以 8。因此，我们每秒总共有 56 个千兆样本。112 Gbps 收发器中不是有一个 ADC，而是有许多并行的闪存 ADC。与单个闪存 ADC 本身相比，这些时间交错 ADC 的优点是并行速度快M倍。
    这种 ADC 技术提供了所需的速度。然而，所有 ADC 通道都需要匹配。如果它们的偏移不匹配，则 ADC 的输出会产生模式噪声。这些是音调，这是一种降低性能的损害。这些音调需要通过校准来消除。
    此外，还包括采样时间错误。这是 ADC 应该采样的时间与实际采样的时间之间的误差。这可以通过数字检测 ADC 输出处的采样时间误差并微调 ADC 输入处的采样时钟来进行校准。
    如果交错通道的增益不匹配，也会出现增益不匹配。当不同的M 个通道循环通过时，每个通道都会经历增益模式重复。这进一步降低了 ADC 性能。当然，数字校准电路可以检测这种不匹配，并通过调整 ADC 参考来纠正它。此外，还有其他标准 ADC 损伤，包括抖动、热噪声和谐波失真。
    当然，并行放置的闪存ADC越多，阵列就越复杂，设计和验证也就越困难。然而，重要的是，它限度地减少交错闪存 ADC 的数量。另外，并行使用尽可能小的 ADC 至关重要。
    结论
    112 Gbps LR SerDes PHY 要求限度地减少 ADC 位数，从而通过减少比较器的数量和限度地减少 DSP 中携带的位数，为您的整个系统提供的面积和功耗。在此设计工程中，CTLE 的价值会发挥作用，降低所需的 ADC 分辨率。
    所有这些 CTLE 电路都有助于减少面积和功耗。通过提高动态范围，CTLE 电路在保持性能的同时减少了面积和功耗。112 Gbps 下采用的 ADC 类别极大地受益于交错更小的、更低功耗的 ADC 通道。经验法则是使用正确的通道大小和数量，同时保持所需的范围和误码性能。