如果DAC使用锁相环(PLL)合成器来定时，那么同步两个DAC的方法就是每个DAC使用单独的PLL (图7)。DAC1和DAC2的LVDS数据时钟输出相位与参考时钟相比较。这样的话，DAC的内部时钟分频器在时钟生成PLL中作为反馈分频器使用。

　　这种方法中，两个DAC的建立和保持时间相匹配。但是这种方法有两个缺点，两个PLL会带来额外的成本且PLL的相位噪声极限可能会造成性能极限。