在电子电路领域，去耦电容与电源完整性是至关重要的概念，它们对于保障电子设备的稳定运行起着关键作用。
去耦电容的基本原理
“去耦” 中的 “耦” 指的是耦合，在电路里，耦合表示两个或多个电路部分之间存在相互影响、相互干扰的电气连接关系。去耦电容的主要目的是减少电路不同部分之间不必要的耦合干扰，具体原理体现在两个方面。其一，它能够切断高频干扰传导路径。在电子电路系统中，不同的电路模块、器件由于共用电源线路，一个模块产生的高频噪声很容易顺着电源线干扰到其他正常工作的模块。去耦电容利用自身特性，为高频信号提供一条低阻抗的旁路通道，让高频噪声优先通过电容流入地，从而切断了高频干扰在电路各部分之间的传导路径。其二，去耦电容可以减弱数字电路与供电电源间的耦合。数字电路在运行时，瞬间电流需求变化剧烈，电源与电路之间因为电流传输产生了紧密的耦合。一旦电源受干扰波动，电路工作状态也会受到影响；反过来，电路产生的电流冲击也会干扰电源稳定性。去耦电容并联在电源和地之间，靠近需要稳定供电的芯片等器件，当电路电流需求突变时，电容及时补充或吸纳电能，缓冲电流冲击，弱化电源与电路之间因为电流传输造成的强耦合，让电路和电源相对独立稳定工作。
负载瞬态电流与电源噪声
“负载瞬态电流” 并非由电源输出端的电源模块或者电源芯片所产生，而是由用电负载自身的负载变化所导致，这种负载变化又是由于大量数字信号在 “跳变” 所产生。电子电路工作时，各器件会在不同时刻从电源汲取电流，这种电流的快速变化会在电源线上产生高频的电压波动，也就是噪声。去耦电容具有储能特性，当器件瞬间需要大电流时，它能快速释放储存的电能来补充，避免电源电压瞬间被拉低；而在器件汲取电流较小时，电容又会充电储存多余电能。
当控制信号在高低电平之间切换时，CMOS 反相器输出状态会发生变化，此时流过的电流是变化的电流。在走线、过孔、平面层和封装（键合引线、引脚）等这些具有电感的连接部件上，便会感应出电压。例如标准的 GND 地电位应该是 0V，但是芯片与地之间的链接部件存在电感，就会感应出电压 V<sub>GND</sub>，那么芯片上的 “地” 电位就被抬高了，高于 0V。当 CMOS 输出信号同时从低电平到高电平切换时，VCC 上会观测到一个负电压的噪声，同时也会影响到 GND，并有可能引起一个振荡。当输出信号从高电平到低电平切换时，GND 上会观测到一个正电压的噪声，同时也会影响到 VCC, 并有可能引起一个振荡。
电源完整性的要求
电源完整性在现今的电子产品中相当重要，主要涵盖芯片层面、芯片封装层面、电路板层面及系统层面。在电路板层面，电源完整性要达到三个需求：一是使芯片引脚的电压噪声 + 电压纹波比规格要求要小一些，例如芯片电源管脚的输入电压要求 1V 之间的误差小于 +/-50 mV；二是控制接地反弹（地弹），即同步切换噪声 SSN、同步切换输出 SSO；三是降低电磁干扰（EMI）并且维持电磁兼容性（EMC），因为电源分布网络（PDN）是电路板上型的导体，因此也是容易发射及接收噪声的天线。
“地弹” 是指芯片内部 “地” 电平相对于电路板 “地” 电平的变化现象。以电路板 “地” 为参考，就像是芯片内部的 “地” 电平不断的跳动。当器件输出端由一个状态跳变到另一个状态时，地弹现象会导致器件逻辑输入端产生毛刺。对于任何形式封装的芯片，其引脚必会存在电感电容等寄生参数，而地弹主要是由于 GND 引脚上的阻抗引起的。集成电路的规模越来越大，开关速度不断提高，地弹噪声如果控制不好就会影响电路的功能，因此有必要深入理解地弹的概念并研究它的规律。
电源噪声的分析与计算
电源噪声余量的计算需要综合考虑多个因素。芯片的 datasheet 会给出一个规范值，通常是 5%，同时要考虑到稳压芯片直流输出误差，一般是 +/-2.5%，因此电源噪声峰值幅度不超过 +/-2.5%。例如，若芯片的工作电压范围是 3.13~3.47V，稳压芯片标出输出电压是 3.3V，安装在电路板后的输出电压是 3.36V，容许的电压的变化范围是 3.47 - 3.36 = 110mV，稳压芯片输出精度是 +/-1%，即 3.36 * +/-1% = +/-33.6mV，那么电源噪声余量为 110 - 33.6 = 76.4mV。
计算电源噪声要注意五点：一是稳压芯片的输出的值；二是工作环境是否是稳压芯片所推荐的环境；三是负载情况对稳压芯片输出的影响；四是电源噪声终会影响到信号质量，而信号上的噪声来源不仅仅是电源噪声，反射窜扰等信号完整性问题也会在信号上叠加，因此不能把所有噪声余量留给电源系统；五是不同的电压等级对电源噪声要求也不一样，电压越小噪声余量越小，模拟电路对电源要求更高。
电源噪声来源主要包括稳压芯片输出的电压纹波，稳压电源无法实时响应负载对于电流需求的快速变化，负载瞬态电流在电源路径阻抗和地路径阻抗产生的压降，以及外部的干扰。有源器件在开关时产生的高频开关噪声将沿着电源线传播。
去耦电容的作用与原理
去耦电容的主要功能是提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播，并将噪声引导到地。电容去耦是解决电源噪声的主要方法，这种方法对提高瞬态电流的响应速度，降低电源分配系统的阻抗都非常有效。
从储能角度来看，在制作电路板时，通常会在负载芯片周围放置很多电容，这些电容起到电源退耦作用。只要电容量 C 足够大，只需很小的电压变化，电容就可以提供足够大的电流，满足负载瞬态电流的要求，保证负载芯片电压的变化在容许的范围内。这里，相当于电容预先存储了一部分电能，在负载需要时释放出来，即电容是储能元件。然而，从储能角度理解电容容易造成一种错觉，认为电容越大越好，而且容易误导大家认为储能作用发生在低频段，不容易向高频扩展。实际上，不同频率下电容的表现有所不同。在低频段，如几十千赫兹，由于低频信号在电感上产生的感抗可以忽略，所以在低频段电容的 ESL 可以近似等于 0。当负载瞬间（几十千赫兹）需要大电流时，电容可以通过 ESR 向负载供电，供电的实时性很高，ESR 只是消耗了一部分电量，但不影响供电的实时性。由于频率比较低，所以放电时间也比较长（频率的倒数），所以需要电容的容量较大一些，可以长时间放电。但在高频段，如几十兆赫兹或更高，同样大的电容，当负载突变时，ESL 上形成的感抗不容忽视，这个感抗会产生一个反向电动势去阻止电容向负载供电，所以负载上实际获得的电流的瞬态性能比较差，即电容的电流无法供应瞬间的电流突变，尽管电容容量很大，但由于 ESL 较大，此时的大容量储能发挥不了作用。实际上，频率较高，电容给负载供电的时间缩短（频率的倒数），也不需要电容有那么大的储能。对于高频，关键的因素是 ESL，要降低电容的 ESL，选择小封装的小电容，ESL 显著降低，这就是为什么在高频时选择小电容的原因，另外走线长度引入的电感也会折算到 ESL 参数里，所以小电容一定要靠近芯片管脚。从储能的这个角度理解甚至可以扩展到 pF 级电容。理论上假设不存在 ESR，ESL 及传输阻抗为 0，则一颗大电容完全胜任所有频率，但这种假设并不存在，所以电路中需要大小电容合理搭配去应对不同频率下的负载的能力供给，而且电容越靠近负载，传输线的等效电感、电阻的影响就越小。
从阻抗角度来看，从负载电路往电源策看过去，稳压电源及电容退耦系统一起，可以看成一个复合的电源系统。这个电源系统的特点是：由于电容的存在，不论负载瞬态电流如何变化，都能保证 AB 两点间的电压保持稳定，即 AB 两点间电压变化很小。假设供电源是一个理想的电压源，即 Z = 0，且假设传输途径的阻抗也为 0，那么负载不论怎么变化，变化速度有多快，电压源都能够反应过来，并且确保 A，B 两点电压始终恒定。但实际上电源内阻并不为零，而且传输线也不是理想的，而且这些影响因素是个复数，与频率相关，所以就出现了电源的 PDN 阻抗。我们的终设计目标是，不论负载瞬态电流如何变化，都要保持负载两端电压变化范围很小，这个要求等效于电源系统的阻抗 Z 要足够低。我们是通过去耦电容来达到这一要求的，因此从等效的角度出发，可以说去耦电容降低了电源系统的阻抗。另一方面，从电路原理的角度来说，电容对于交流信号呈现低阻抗特性，因此加入电容，实际上也确实降低了电源系统的交流阻抗。从阻抗的角度理解电容退耦，可以给我们设计电源分配系统带来极大的方便，实际上，电源分配系统设计的根本的原则就是使阻抗，有效的设计方法就是在这个原则指导下产生的。
去耦电容的计算与选择
去耦电容的容值计算基于使电压限值维持在规定的允许误差范围之内的初衷，使用表达式 C⊿U = I⊿t，由此可计算出一个 IC 所要求的去耦电容的电容量 C，其中⊿U 是实际电源总线电压所允许的降低，单位为 V；I 是以 A（安培）为单位的要求电流；⊿t 是这个要求所维持的时间。去耦电容容值计算方法推荐使用远大于 1/m 乘以等效开路电容的电容值，此处 m 是在 IC 的电源插针上所允许的电源总线电压变化的百分数，一般 IC 的数据手册都会给出具体的参数值。等效开路电容定义为 C = P/(fU^2)，式中 P 为 IC 所耗散的总瓦数，U 为 IC 的 DC 供电电压，f 为 IC 的时钟频率。
电容的容值选择一般取决于电容的谐振频率，不同封装的电容有不同的谐振频率。需要注意的是，在数字电路的去耦中，低的 ESR 值比谐振频率更为重要，因为低的 ESR 值可以提供更低阻抗的到地通路，这样当超过谐振频率的电容呈现感性时仍能提供足够的去耦能力。降低去耦电容 ESL 的方法是使用多个去耦电容并联，并且将两个去耦电容以相反走向放置在一起，使它们的内部电流引起的磁通量相互抵消，能进一步降低 ESL。多个相同电容值并联能有效减小阻抗，但并联电容存在反谐振现象，在反谐振点处，并联电容的阻抗无限大，这是使用并联去耦的不足之处，因此在并联电容去耦电路中，应尽量减小反谐振点阻抗，合理选择电容。
在设计原理图时，IC 去耦电容的数目选择也很关键。理论上每个电源引脚分配一个去耦电容，但实际情况中，去耦电容的数目可能要少于电源引脚数目。去耦电容数目选择依据是在布局空间允许的情况下，做到一个电源引脚分配一个去耦电容，空间不足时可适当削减，具体应根据芯片上电源引脚的具体分布决定，因为厂家在设计 IC 时，经常是几个电源引脚在一起，这样可以共用去耦电容，减少去耦电容的数目。
去耦电容的安装与布局
电容的安装方法对于其去耦效果至关重要。首先是安装距离，容值的电容有的谐振频率，去耦半径，因此应放在靠近芯片的位置；容值稍大些的可以距离稍远，外层放置容值的。但所有对该芯片去耦的电容都应尽量靠近芯片，因为如果去耦电容离 IC 电源引脚较远，布线阻抗将减小去耦电容的效力。另外，电容在放置时均匀分布在芯片的四周，因为通常芯片在设计时电源和地引脚是均匀分布在芯片四个边上的，电压扰动在芯片的四周都存在，所以去耦也必须对整个芯片所在区域均匀去耦。
在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接地端也是同样。放置过孔的基本原则是让这一环路面积，进而使总的寄生电感。对于电容安装有多种方法可供选择，如在焊盘两侧都打孔，相当于电容每一端都是通过过孔的并联接入电源平面和地平面，寄生电感更小，只要空间允许，尽量采用这种方法；在焊盘上直接打孔，寄生电感，但焊接可能会出现问题，是否使用要看加工能力和方式，推荐使用这两种方法。需要强调的是，有些工程师为了节省空间，有时让多个电容使用公共过孔，这种做法是不可取的，去想办法优化电容组合的设计，减少电容数量。由于印制线越宽，电感越小，从焊盘到过孔的引出线应尽量加宽，如果可能，尽量和焊盘宽度相同。同时要注意，小尺寸电容禁止在两个焊盘间打孔，因为容易引起短路。
电容的去耦半径也是一个重要问题。大多数资料提到电容摆放要尽量靠近芯片，主要是从减小回路电感的角度考虑，但还有一个重要原因是电容去耦半径问题。如果电容摆放离芯片过远，超出了它的去耦半径，电容将失去去耦作用。理解去耦半径的办法是考察噪声源和电容补偿电流之间的相位关系。当芯片对电流的需求发生变化时，会在电源平面的一个很小的局部区域内产生电压扰动，电容要补偿这一电流（或电压），就必须先感知到这个电压扰动。信号在介质中传播需要一定的时间，因此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟，同样，电容的补偿电流到达扰动区也需要一个延迟，这必然造成噪声源和电容补偿电流之间的相位上的不一致。特定的电容，对与它自谐振频率相同的噪声补偿效果，我们以这个频率来衡量这种相位关系。设自谐振频率为 f，对应波长为 λ，当扰动区到电容的距离达到 λ/4 时，补偿电流的相位为 π，和噪声源相位刚好差 180 度，即完全反相，此时补偿电流不再起作用，去耦作用失效，补偿的能量无法及时送达。为了能有效传递补偿能量，应使噪声源和补偿电流的相位差尽可能小，是同相位的，距离越近，相位差越小，补偿能量传递越多，如果距离为 0，则补偿能量百分之百传递到扰动区。实际应用中，这一距离控制在 λ/40 - λ/50 之间，这是一个经验数据。例如，0.001uF 陶瓷电容，如果安装到电路板上后总的寄生电感为 1.6nH，那么其安装后的谐振频率为 125.8MHz，谐振周期为 7.95ps。假设信号在电路板上的传播速度为 166ps/inch，则波长为 47.9 英寸，电容去耦半径为 47.9/50 = 0.95
