在当今科技飞速发展的时代，现场可编程门阵列（FPGA）、专用集成电路（ASIC）和其他基于多轨处理器的系统在众多领域得到了广泛应用。然而，随着电源时序规则愈发严格、时序要求日益精准、电压容差不断缩小，多轨电源系统的管理变得越来越复杂。时序错误可能造成闩锁或器件性损坏，而监控不足可能导致无法及时发现故障，使系统稳定性受到影响。本文将深入探讨优化时序协调和故障响应的实用策略，并详细介绍集成监控和工厂调整设置的 8 通道时序控制器如何有助于简化电源管理。
多轨电源系统的设计挑战
人工智能（AI）、数据中心、医疗健康和工业自动化领域对 FPGA 的需求与日俱增，因为 FPGA 具备硬件配置能力和高效并行处理的双重优势，非常适合应对大数据量的实时工作负载。但 FPGA 的电源设计很少采用单电源轨，此类器件使用多个电源域，包括、输入 / 输出（I/O）组、锁相环（PLL）、高速收发器和辅助电源轨等，而且每个域都有自己独特的电压电平、电流特性和裕度要求。
一个稳健的供电网络不仅要产生各电源轨，还必须对电源轨的上电和下电进行严格控制，并确保在瞬态和故障情况下，各电源轨始终处于容许的范围以内。在实践中，FPGA 的电源要求通常归结为以下几项设计检查事项：
多电源轨：为、I/O、PLL、收发器和辅助域提供专用电源。
低压电源精度：电源轨通常运行在电压以降低功耗，因此调节精度和负载阶跃响应非常重要。
严格的电源轨容差：每个电源轨都有各自允许的电压窗口（裕度），以确保稳定运行。
受控的斜坡上升：管理斜坡速率和浪涌，使内部电路干净地启动，且电源轨不会崩溃或过冲。
电源时序：在接通和关断电源时，严格遵循规定的电源轨顺序，包括反向时序约束。
稳压器虽然负责电源的生成与调节，但无法保证所有电源轨的时序控制、上电顺序和持续窗口监测万无一失，尤其是在发生欠压、故障或关断事件时。因此，在 FPGA 电源管理设计中，需要外部时序控制器和电压监控器来协调电源轨时序并监测运行过程中的阈值。
控制阈值和时序：实际应用中的电源监控器 + 时序控制器
时序控制器和电压监控器会为每个电源轨明确实现相应的时序和电压阈值。多通道时序控制器可在当前电源轨达到其目标电压的预定义窗口范围之前，暂缓启动下一电源轨。当前电源轨进入该窗口后，再经过一个受控延迟，才会使能下一电源轨。这一机制有助于确保各电源轨单调上升且无毛刺。
高质量电源监控器具备多电压监测能力，阈值精度可达 ±0.3%，同时支持上电复位、适当的时序控制及持续监测。只要任一电源轨超出规定范围，电源监控器就会将复位信号置为有效。在实际应用中，如果出现欠压或过压情况，电源监控器会触发受控 FPGA 复位或安全关断，以防止系统运行失常。电源监控器与时序控制器配合使用时，能够确保各电源轨按照正确顺序启动，并持续监测整个系统的运行健康状况。
像 ADI 公司就提供了一系列带监控功能的电源时序控制集成电路（IC）产品，包括 MAX16050、MAX16165 和 MAX16025。其产品 ADM6840 是一款可配置的时序控制器，集成监控功能，支持多达 8 个电源轨，专门为先进的 FPGA 和片上系统（SoC）平台打造。这款器件可同时管理 8 个电源轨，相比典型的四通道解决方案，所需外部元件更少，系统复杂度也更低。
优化监测和时序控制架构，简化解决方案
ADM6840 保留了 ADI MAX16165/MAX16166 等成熟电源时序控制器的时序控制与监控功能，并通过更简单、更优化的实现方案，将支持的电源轨数量拓展至 8 个，如图 1 所示。其设计思路是将原本需要外部配置的关键功能改为由工厂调整的内部选项，从而提升不同批次产品的精度、一致性和可重复性，并降低对元件容差和印刷电路板（PCB）漏电流的敏感性。这些由工厂调整的选项包括：失调电流设置（IOS），用于改变下降阈值以实现可靠的反序关断；电源良好定时器（PGT），用于限制电源轨在上电过程中达到设定监控阈值所允许的长时间；欠压检测输入（UVSET），用于提供典型的 0.5V 阈值输入以监控 VDD 或其他电源。
多个时序控制器通过菊花链方式连接，支持更复杂的电源树
凭借高通道密度，ADM6840 单个器件可支持 FPGA 的 8 个电源轨，无需级联两个电源时序控制器，既减少了元器件数量，也降低了器件间的相互依赖性，如图 2 所示。
除了单器件支持多达 8 个电源轨外，它还完全支持以菊花链方式连接多个 IC，从而应对更大或更复杂的 FPGA 电源树，示例配置如图 3 所示。设计人员可通过 DONE、ON 和 OFF 引脚链接器件，确保所有电源轨保持协调一致的时序。凭借这种灵活性，系统架构师可在必要时将系统扩展至八个以上通道，同时依然能获得简化设计所带来的好处。
借助电源良好定时器和关断时序控制，满足精密时序要求
在上电过程中，时序要求非常重要。给定电压轨必须在规定的时间窗口内斜坡上升至其标称值，然后下一个电源轨才能开始上电。对于现代 FPGA 和自适应 SoC，电源轨必须单调上升，并在规定的上升时间内达到终电压。以 XAPP1375 为例，电压必须在规定的斜坡周期内达到其终值的 95% 以上，然后序列中的下一个电源轨才开始斜坡上升。这种方法有助于确保器件正确退出上电复位（POR）状态，避免因电源轨上升缓慢或不当而造成问题。AMD 或 Altera 等 FPGA 供应商在其数据手册中提供了上电时序建议，不同 FPGA 系列的上电时序可能有所不同。上电时序控制实现方案的示例如图 4 所示。
电源良好（power - good）定时器会验证每个电源在上电过程中，是否在规定的时间窗口内达到设定的阈值电压。在 ADM6840 中，为了确保一致性和可重复时序，此延迟由工厂调整，有多个选项，而不是由外部电容设置。若使用外部电容，延迟的精度可能会受到电容漏电流和容差的影响，导致时序出现偏差。
此外，在关断过程中，需要对储存的能量进行妥善控制，以确保关断时序可预测，防止器件受损。高功率电源轨通常包含较大 bulk 电解电容。在关断期间，这些电容保持充电状态；若无适当保护，其释放的能量足以损坏器件。因此，Altera 等 FPGA 供应商提供了关断时序建议以降低风险。一般来说，推荐的关断时序与上电时序顺序相反。以 Altera Arria 10 器件为例，在关断过程中，每组电源轨必须下降到其标称电压的 10% 以下，下一组才能开始关断，如图 5 所示。
为满足此类要求，ADM6840 实现了由工厂调整的关断阈值（VSEQOFF_TH）选项（0.333V、0.167V 和 0.050V）。与其他时序控制器相比，其关断阈值可通过外部元件（如电阻或电容）编程来设置。由于电阻容差和 PCB 漏电流的影响，实际关断阈值可能出现偏差。图 6 显示了由工厂调整的关断阈值实现方案的简化示意图。
