在半导体封装领域，功率器件封装朝着轻薄短小、高集成度的方向发展已成必然趋势。DrMOS 作为 Intel 公司在 2004 年提出的服务器主板节能技术，将一个集成电路（IC）芯片与两个 MOSFET 芯片集成于一个封装体内，有效降低了功率损耗，减少了与高频分立功率级相关的寄生阻抗，为高频率运作提供了支持。目前，商用 DrMOS 多采用方形扁平无引脚封装（QFN），键合方式以引线键合为主。然而，在高密度封装环境下，引线键合会导致信号拥堵和干扰加剧，甚至产生信号延迟，已难以满足当前的封装需求。虽然此前有研究者提出倒装及堆叠技术、嵌入式封装与倒装技术、铜片夹扣键合等方案，但这些先进封装工艺要么技术难度大、良率低，要么被国际大厂垄断，国内相关人才稀缺。
针对这些问题，本文基于模塑封互连技术与面板级封装（PLP）技术，提出了一种高性能、高效率、工艺难度低的混合式互连 DrMOS 封装工艺。这种工艺通过部分重布线层形成铜层连接来替代引线键合，为 DrMOS 封装提供了新的解决方案。
工艺详细介绍
由于 DrMOS 器件中 IC 芯片焊盘与 MOSFET 芯片栅极焊盘尺寸较小，压焊位置精度要求高，为降低工艺难度，采用了混合式互连方式。IC 芯片与 MOSFET 栅极采用引线键合，MOSFET 源极则通过溅射、电镀加厚种子层形成铜层。具体工艺步骤如下：
上芯工序：使用钢网在引线框架上丝网印刷焊膏，将 HSMOS 芯片与 LSMOS 芯片粘接在引线框架的相应位置，经过回流炉烘烤后，再进行等离子清洗、点胶，将 IC 芯片粘片并再次烘烤。
压焊工序：将 IC 芯片与引线框架引脚、IC 芯片与 MOSFET 栅极通过引线键合实现互连。
塑封工序：利用膜辅助塑封机进行塑封，设计特定的模具结构，将辅助膜压在 HSMOS 与 LSMOS 的源极上表面，避开压焊位置，然后进行注塑成型和后固化。
镀铜互连工序：在塑封后的器件表面相应位置进行激光钻孔，使用磁控溅射镀膜机先后溅射一层 100 nm 厚度的钛与 100 - 300 nm 厚度的铜，完成种子层沉积，再通过电镀加厚种子层形成铜层连接，进行刻蚀形成电路互连图形。
模型建立与有限元分析
为了验证这种混合式互连工艺的优势，分别建立了混合式互连工艺与引线键合工艺的封装体模型。两种结构均采用相同的简化半刻蚀结构后的商用引线框架。
使用有限元软件 ANSYS 的相应计算模块对两种结构进行了全面分析：
电性能分析：模块内部的寄生电感是评价封装设计的重要指标，它会导致电压过冲和振荡，降低开关速度，增加开关损耗。通过 Ansys Q3D 对两种封装体功率芯片源极的寄生电感在 0.01 - 100 MHz 进行仿真提取。由于两种结构的栅极键合相同，故不进行比较分析。结果显示，随着频率增加，寄生电感减小。在工作频率为 1 MHz 时，引线键合封装体 HSMOS 源极寄生电感为 280.7717 pH，混合式互连工艺封装体为 130.57 pH，减少了 53.5%；引线键合封装体 LSMOS 源极寄生电感为 607.33 pH，混合式互连工艺封装体为 209.57 pH，减少了 65.49%。这表明混合式互连工艺大幅降低了器件的寄生电感。
热分析：利用 ANSYS Icepak，依据 JEDEC 标准设置静止空气环境域和 PCB 板，忽略键合线的影响，对两种封装体的散热性能进行仿真分析。在芯片上表面添加热源来模拟芯片发热情况，IC 芯片上表面热源 1 热耗散功率为 0.2 W，HSMOS 芯片上表面热源 2 热耗散功率为 2.43 W，LSMOS 芯片热源 3 热耗散功率为 2.11 W。计算结果表明，引线键合封装体结温位于 HSMOS 芯片上表面中心位置，为 144.958 ℃；混合式互连工艺封装体结温位于 HSMOS 芯片上表面靠近栅极位置，为 145.580 ℃。通过对比分析可知，重布线层将芯片产生的部分热量传递到其他位置，降低了 HSMOS 芯片的结温。经计算，引线键合封装体封装设计热阻为 25.44 ℃/W，混合式互连工艺封装体封装设计热阻为 25.31℃/W，混合式互连工艺封装体热阻较引线键合封装体减少了 0.13 ℃/W。
热应力与翘曲分析：由于结构材料的膨胀系数不同，在温度变化时会产生热应力与翘曲。在混合式互连工艺流程中，热应力主要发生在封装体塑封后固化过程和回流焊过程。使用 Ansys Mechanical 分析混合式互连封装体在不同温度下的翘曲情况，忽略键合线的影响。沿封装底面两条对角线分析 z 方向的形变量，对角线 z 方向上的差值即为封装翘曲值。分析结果显示，在塑封后固化过程中，封装体结构中心向上突起，四角及其周围部分向内扣，Path1 与 Path2 垂直方向封装翘曲值分别为 23.159 μm 与 19.2962 μm，小于 50 μm，符合封装翘曲规范；封装体应力点在 IC 芯片边缘与焊膏的结合处，为 956.9 MPa，未超过硅材料断裂的应力极限值。在回流焊过程中，封装体结构中心下凹，四角及其周围部分向上翘曲，Path1 与 Path2 垂直方向封装翘曲值分别为 7.9763 μm 与 8.5672 μm，均小于 50 μm，符合封装翘曲规范；封装体应力点在 HSMOS 芯片左上角点与铜层结合处，为 1189.8 MPa，也未超过硅材料断裂的应力极限值。
结论
本文提出的 DrMOS 混合式互连封装工艺具有生产效率高、电热力性能优的特点。通过有限元软件的对比分析可以看出，该工艺大幅降低了功率芯片源极的寄生电感，改善了热性能，并且在塑封工序与 SMT 工序中产生的热应力与翘曲均符合设计规范，充分验证了其可行性和先进性。这种混合式互连封装工艺为 DrMOS 封装提供了一种极具潜力的方案，有望在半导体封装领域得到广泛应用。
