在当今集成电路飞速发展的时代，元器件特征尺寸持续减小，晶体管密度呈指数型增长。然而，当工艺达到 45nm 技术节点后，集成电路性能提升的同时，晶体管特征尺寸减小带来的经济效益却日益降低。为推动半导体器件进一步发展，三维（3D）集成技术应运而生，其关键在于利用硅通孔（Through silicon vias, TSV）实现不同层器件的电学互联，并提供散热路径。相较于二维（2D）集成，3D 集成能降低信号传输延时、减小芯片面积、提高集成度。
南京理工大学能源与动力工程学院，电子设备热控制工信部重点实验室的张远乐、龚瑜璠等研究人员，利用有限元分析软件对 3D 集成芯片中不同形状的硅通孔（TSV）结构进行了电–热–结构耦合分析。研究中，他们首先建立了圆柱形、圆锥形和圆环形三种 TSV 结构模型。模型由金属导体（Cu）、绝缘层（SiO?）和硅衬底（Si）构成，圆环型模型还包括中间介质层。考虑到 TSV 阻挡层厚度通常为纳米级别，对模型结果影响较小，本次模型未将其考虑在内。
在边界条件设置上，单个 TSV 分析时侧面假设为周期性对称，假设 TSV 制造为理想状态，金属填充无孔隙，材料间充分粘合。在 TSV 上表面设置激励电压 0.03V、下表面接地，模拟焦耳热；上表面为自然对流，室温 293.15K，对流换热系数为 5W?m???K??，下表面给定恒温（293.15K）条件，四周设置为绝热，并在上表面设置热流密度为 700W?cm?? 的热源模拟芯片发热。同时，假设硅为各向同性的线弹性材料，对模型四周侧面施加法向约束，取模型底面一角点施加固定约束以约束 Z 方向位移。
研究结果表明，圆环形 TSV 的应力水平远小于圆柱形和圆锥形 TSV。在相同激励电压下，减小 TSV 直径、增大 TSV 高度、减小 SiO? 厚度均可提高 TSV 的可靠性。对圆环形 TSV 进行正交实验发现，TSV 的直径和中间介质对温度、应力影响程度较大。在单层 TSV 阵列中，当中心间距较小时，圆环形 TSV 出现应力叠加现象，应力叠加水平受中心间距与排列方式的影响。
具体而言，从温度和应力分布来看，沿着高度方向，三种模型温度不断升高。圆柱形 TSV 和圆锥形 TSV 在上表面铜柱导体近似中心处达到温度，圆环形 TSV 温度位于内层绝缘层中。三种 TSV 中，圆柱形 TSV 的温度，圆锥形和圆环形 TSV 的温度相当。应力均集中于铜柱与硅衬底交界处的一定薄层中，圆环形中间介质层在一定程度上起到应力缓冲作用，模型整体应力远小于其他两种。
不同结构尺寸对 TSV 热力学性能也有显著影响。随着 TSV 直径的增加，TSV 的温度和应力均上升；随着 TSV 高度增加，模型的温度和应力逐渐降低；随着 SiO? 厚度增大，模型的温度、应力均随之增大。
通过正交试验对圆环形 TSV 结构尺寸进行优化后，得到终优化后的圆环形 TSV 的结构参数为：高度 130?m，外径 20?m，内径 16m，SiO 厚度 0.6?m，中间介质材料为 Si。
对于单层 TSV 阵列，当间距为 25?m 时，TSV 阵列出现明显的应力叠加现象。阵列间距对 TSV 阵列的性能具有直接影响，在中心间距较小时，菱形排列应力较小且所占面积较小，但应力叠加规律随角度变化且存在加工困难的问题，因此对 TSV 阵列排列方式的选择需要综合考虑。
综上所述，本次研究为 3D 封装中硅通孔的设计和应用提供了重要的理论依据和技术支持，有助于提高 3D 集成芯片的性能和可靠性。
