在当今的半导体领域，CMOS 工艺占据着至关重要的地位。而本文将聚焦于 CMOS 工艺中关键、同时也是容易被传统测试所漏检的物理缺陷 —— 栅氧短路（Gate - Oxide Shorts）。在深亚微米 CMOS 器件里，栅氧化层作为隔离栅极与沟道的绝缘介质，是决定器件可靠性的关键结构。栅氧短路属于器件级致命缺陷，它具有功能隐蔽性、漏电显著性、时效劣化性这三大特征。传统的电压型逻辑测试几乎难以识别该缺陷，而 IDDQ 静态电流测试则是其典型、敏感的检测手段。
一、栅氧短路缺陷的产生机理与工艺成因
MOS 器件的通用结构如图 (a) 所示在正常无故障的器件中，栅极与器件的另外两个端子之间不存在导电通路，栅极多晶硅层下方的栅氧化层将其与其他端子隔离开来。
当氧化层击穿时，就会导致栅氧短路，如图 (b) 所示栅氧短路通常在制造过程中或制造后产生。与制造相关的栅氧短路主要源于硅表面的缺陷以及氧化物中存在的杂质。而制造后出现的栅氧缺陷一般是由于电过应力（Electrical Overstress）造成的。无论何种原因，这些缺陷在长时间承受电应力时都会 “扩大”。
从工艺成因来看，栅氧短路主要来源于三类制造偏差与工艺损伤。其一，晶圆工艺中的氧化层针孔、介质杂质、晶格缺陷，属于原生工艺瑕疵，会形成局部薄弱绝缘区域；其二，光刻、刻蚀过程中的边缘损伤，造成栅氧层局部变薄、结构破损；其三，工艺制程中的热应力、载流子冲击，引发栅氧渐进式击穿。这类缺陷不同于金属桥接、线路开路等宏观缺陷，属于器件介质级微观缺陷，其缺陷尺寸极小、隐蔽性极强。
值得注意的是，栅氧短路并非全是瞬时致命缺陷，多数在初期表现为局部弱击穿、高阻漏电通道，不会直接造成器件失效，这也是该缺陷长期被传统测试忽略的原因。
二、栅氧短路的电学特性与失效特征
在 4.1 章节中明确指出，栅氧短路缺陷具备区别于其他物理缺陷的独特电学特征，这也是 IDDQ 测试能够精准识别该缺陷的依据，主要体现在两个方面。
其一，稳态漏电显著异常。理想的 CMOS 晶体管在稳态下栅极绝缘、无导通电流，电路仅存在纳安级本征漏电流。当发生栅氧短路后，破损的氧化层会形成持续的漏电通路，无论晶体管处于导通或截止状态，都会产生远超正常水平的稳态电流，直接导致电路 IDDQ 数值大幅抬升。缺陷的严重程度与漏电大小呈正相关，重度栅氧击穿会形成低阻通路，产生毫安级漏电；轻度弱击穿也会产生可被检测的微安级异常电流。
其二，功能隐蔽性与渐进式失效。绝大多数轻度、中度栅氧短路缺陷不会改变电路逻辑功能。晶体管仍可正常开关、电路输出电平正确，芯片能够完全通过传统 stuck - at 固定故障测试、功能测试、扫描测试。但该缺陷属于典型的 “潜伏型缺陷”，在芯片长期工作的电压、温度应力作用下，栅氧破损区域会持续扩大，漏电不断加剧，终导致器件彻底击穿、电路功能失效，是芯片早期失效率偏高的诱因。
为了定性理解存在栅氧缺陷时 CMOS 电路的行为，我们参考图 (c)
假设栅氧缺陷位于第二个反相器的 nMOS 晶体管中，且 V1 被驱动为 1。这会形成一条从 VDD 经过个反相器的上拉网络（pullup）和缺陷到达地（Ground）的导电通路。这条从 VDD 到地的通路导致了异常升高的 IDDQ。当 Vin 为 0 时，该缺陷的一个 “粗略模型” 如图 (d) 所示。Ru 是驱动 V1 的上拉网络电阻，Rde 模拟缺陷电阻。故障电流 IDDQ 随 Rde 的减小而增加。此外，V1 处的电压 VV1 随 Rde 的减小而降低。
如果 V1 过低，则 V1 的逻辑值将无法被识别为 1，该故障便表现出固定为 0（stuck - at 0）的行为。如果 V1 扇出到其他门，则该故障被检测为固定型故障的概率会增加。与此同时，存在一个 Rde 的取值范围，在此范围内 IDDQ 会升高到可被检测的水平。因此，原则上 IDDQ 测试和逻辑测试都能检测到此类缺陷。
三、传统逻辑测试与 IDDQ 对栅氧短路的检验区别
依托 4.1 章节的对比分析可知，传统电压型测试体系对栅氧短路存在天然检测盲区，本质原因是两类测试的检测维度完全不同。传统逻辑测试以输出逻辑电平是否正确为判定标准，仅捕捉能够改变电路逻辑状态的故障。而栅氧短路的影响是引入非正常稳态漏电，而非破坏逻辑拓扑与电平输出。
对栅氧缺陷进行建模，缺陷晶体管由一对微小的寄生晶体管、一个整流势垒 B 以及缺陷的有效电阻 Rs 共同表示。这两个寄生晶体管的特性取决于缺陷的位置，因为位置决定了微小晶体管的沟道长度。如图 (b) 所示
k 是缺陷距漏极的距离与总沟道长度之比。对上述模型进行仿真，模拟了图 (c) 所示的三级反相器链的行为请注意，IDDQ 随 k 增大而增加，随 Rs 增大而减小。图中的阴影区域表示逻辑测试能够检测到缺陷的 k 和 Rs 取值范围。如果我们假设 IDDQ 阈值为 100 ?A，那么阴影区域对应的缺陷以及图表其余部分对应的缺陷都能被 IDDQ 测试检测到。下图显示了在两种不同 Rs 值下三个反相器输出的电压波形。对于较小的 Rs（50 Ω），第三个反相器的输出 V3 表现为固定为 0，因此可以通过逻辑测试检测到。当 Rs = 50kΩ 时，波形发生退化（degraded），但逻辑测试无法检测到该缺陷。这清楚地表明，与逻辑测试相比，IDDQ 测试能检测出种类多得多的栅氧缺陷。
栅氧短路是导致 CMOS 芯片量产良率波动、现场失效、可靠性衰减的关键隐性缺陷。传统测试体系无法筛查该类缺陷，使得大量带缺陷芯片流入终端应用，大幅提升产品返修成本与品牌风险。引入 IDDQ 测试筛查栅氧短路缺陷，可从源头剔除存在介质损伤、漏电异常的不合格芯片，大幅降低芯片早期失效率，提升产品长期稳定性。
