在电子电路设计中，模数转换器（ADC）的抗混叠滤波是一个关键环节。对于低速 Δ - Σ ADC 而言，通常仅需一个简单的单极 RC 滤波器就能有效减少混叠效应。对于差分信号，滤波器结构一般由两个滤波路径组成：一个是差分滤波器，它由两个滤波器电阻
一个是差分滤波器，它由两个滤波器电阻 RFILTER 和差分电容器 CDIFF 组合而成；另一个是共模滤波器，由一个滤波器电阻 RFILTER 和共模电容器 CCM 组合而成，具体结构如图 1 所示。
为了确定图 1 中每个组件的值，将分析分为三个部分会更有帮助：
差分滤波器截止频率应该是多少？
应该选择多大阻值的滤波电阻器？
应该选择多大容值的差分和共模电容器？
需要明确的是，Δ - Σ ADC 并非完全不需要抗混叠滤波，而是对模拟前端抗混叠滤波器的要求极低，通常用简单 RC 低通滤波器即可满足需求，甚至在很多场景下可省略复杂的高阶模拟抗混叠滤波器。其原因在于它通过 “过采样 + 噪声整形 + 数字抽取滤波” 的组合，从原理上大幅缓解了混叠风险。
一、先明确：什么是混叠？
奈奎斯特采样定理要求：采样频率 fs>2fmax，否则高于 fs/2 的信号会折叠混叠到基带，无法区分与滤除。传统 ADC（如 SAR）采样率接近奈奎斯特频率，必须用陡峭的高阶模拟低通（抗混叠滤波器）把 f>fs/2 的信号大幅衰减，否则混叠噪声直接进入基带。
在模拟信号进入 ADC 采样之前，通常会进行抗混叠滤波。也就是在对一个信号进行采样前，会设置一个低通滤波器，其截止频率低于采样率的 1/2，一般略高于我们关注的信号频段的频率。除了滤除不需要频段的信号以提高系统的信噪比之外，这个低通滤波器的重要作用就是抗混叠滤波。
为了帮助理解数据采样系统和混叠现象，我们以传统的电影摄影为例。在西部老片中，当马车加速时，车轮正常加速转动，然后看起来车轮速度却变慢了，再然后似乎停止了。当马车进一步加速时，车轮看起来像在倒转。实际上，马车并没有倒走，因为其它动作都一切正常。造成这种现象的原因是帧速率不够高，不足以准确捕获车轮的转动。假设在马车车轮上贴一个看得到的标记，然后按时间拍摄照片（或采样）。由于电影摄影机通过每秒捕获一定数量的照片来捕获动作，所以本质上是数据采样系统。就像胶片采用车轮的离散图像一样，ADC 捕获的是运动电信号的一系列快照。
当马车首次加速时，采样率（电影摄影机的帧速率）远远高于车轮的转速，满足奈奎斯特条件。摄像机的采样率高于车轮转速的两倍，所以能够准确描述车轮的运动，我们看到车轮加速的样子。在奈奎斯特极限下，我们在 180 度范围内看到两个点，人眼一般很难明确分辨这两个点的时间，这两个点同时出现，车轮表现为停止。在这种车轮转速下，转动速率是已知的（根据采样率），但搞不清楚转动方向。当马车继续加速时，不再满足奈奎斯特条件，不同的人可能会 “看到” 车轮正转或倒转。
这两种方向都可以看做是正确的方向，取决于如何 “看” 车轮，但实际上已经发生了信号混叠。也就是说，系统中出现了有害的频率成分，我们不能将其与真实值区分开，同时出现了正转和倒转的运动信息。我们一般看到倒转成分或正转成分的 “约数” 或 “镜像”。由于是眼 / 脑相结合的方式处理数据，因此我们并不能察觉到车轮前转的主要信息。另一种有意思的现象是采样率与车轮转速严格相等时，由于标记始终出现在车轮的相同位置，所以数据几乎没有提供有用信息。在这种情况下，没有人能清楚车轮在转动还是静止。
从数学角度来看，假设车轮为单位圆，采用正弦和余弦坐标。如果在余弦值的正向和负向峰值采样（180 度错相），那么就满足奈奎斯特条件，能够利用两个采样数据点重构原始余弦值。所以，奈奎斯特极限是重构原始信号的关键。当增加的点越来越多时，复现原始信号的能力就提高了。从频域观察，采样数据系统的频率响应如图 2 所示。注意，数据在采样率的倍数处重复（原始信号的 “镜像”），这是采样数据系统的一种基本特征。
对正弦信号进行每周期的采样时，得到一个幅度为任意值的直流信号。例如，信号频率 190kHz、
是欠采样信号，却采样到一个低频的信号，所得结果是混叠现象导致的。我们本可以正常采样 100kHz 以下频率的信号，但是由于 190kHz 的存在，导致我们采样到一个低频的信号进入我们有用信号的频段。这个信号进入 ADC 之后，我们是无法通过数字信号处理（DSP）或者数字手段去滤除的。所以抗混叠滤波对于 ADC 采样的系统尤为重要。
二、Δ-Σ ADC 如何弱化抗混叠需求？1. 极高的过采样（Oversampling）
- 调制器采样率 fMOD 远高于奈奎斯特频率（OSR = 过采样比，通常 32~256 倍）。
- 例如：信号带宽 1kHz，奈奎斯特频率 2kHz；Δ-Σ 调制器可能用 256kHz 采样（OSR=128）。
- 混叠风险区是 f>fMOD/2（如 128kHz），远高于信号带宽（1kHz）。
- 此时只需一个简单 RC 低通（截止 10~20kHz）就能把 128kHz 以上的干扰衰减到可忽略，无需高阶模拟滤波器。
2. 噪声整形（Noise Shaping）
- 调制器的反馈环路把量化噪声等效为经过高通滤波，推向高频区（远离信号基带）。
- 信号通路是低通滤波，基带信号几乎不受影响。
- 结果：基带噪声极低，高频噪声极高。
3. 内置数字抽取滤波（Decimation Filter）
- 调制器输出是高频 1-bit 位流，经数字低通 + 降采样得到终高分辨率数据。
- 数字滤波器天然滤除高频量化噪声与高频干扰（包括落在 fMOD/2 以上、未被简单 RC 滤净的残余干扰）。
- 混叠只有在干扰频率接近 k?fMOD±fsig 时才会发生，而这类频率通常已被简单 RC 大幅抑制。
3、差分滤波器截止频率应该是多少？
1. 先搞懂：什么是 ADC 调制器频率 fMOD？
你说的是 Δ-Σ ADC 里的：fMOD = 调制器采样频率（Modulator Frequency）
它就是 Δ-Σ 内部那个 1-bit 量化器的高速采样时钟。
举个例子：
- 你终要的输出速率：1 kSPS
- 但 Δ-Σ 内部会超高速采样：比如 128 kHz
- 这个 128 kHz 就是 fMOD
2. 为什么要关注 fMOD？
因为 混叠只会发生在 fMOD 的整数倍附近。
奈奎斯特告诉我们：
任何频率 ≥ fMOD/2 的信号，都会折叠、镜像到基带，变成噪声。
传统 SAR ADC 采样率低，所以必须用很强的抗混叠滤波器。Δ-Σ ADC 采样率 极高（fMOD 很高），所以混叠风险被推到很高的频率。
抗混叠滤波器的目的，就是把 靠近 fMOD 的高频信号 给衰减掉。因为这些频率如果不提前衰减，会直接混叠回你的信号通带，而且 数字滤波器滤不掉它们！
重点来了：
Δ-Σ 的数字抽取滤波器
所以：必须在进入 ADC 之前，就把 fMOD 附近的信号压下去。
4. 为什么要让 fC 比 fMOD 低 10~100 倍？
fC = 你的模拟抗混叠滤波器（RC 或差分滤波器）的 3dB 截止频率
规则：
- fC = fMOD / 10 → fMOD 处衰减约 20dB
- fC = fMOD / 100 → fMOD 处衰减约 40dB
这样做的目的：
把 fMOD 附近的干扰压到足够小，不让它混叠回来。
抗混叠滤波器的目的是将频率内容保持在 ADC 调制器频率 (fMOD) 或附近，使其不再混叠回传通带，因为这些频率不会被数字滤波器本身拒绝。因此，请设置差分滤波器的 3dB 截止频率 fC-DIFF，使其比 fMOD 低 10 到 100 倍。这将分别导致 fMOD 周围出现 20dB 至 40dB 的频率抑制。所需的抑制量取决于系统的设计目标。例如：对于 ADS124S08，fMOD 为 fCLK/16，其中 fCLK 是主时钟频率，如图所示。给定标称内部振荡器频率 4.096MHz 后，fMOD = 4.096MHz/16 = 256kHz。因此，对于这个特定的 ADC，您可以选择 fC-DIFF = 2.56kHz 或 fC-DIFF = 25.6kHz，以分别获得 20dB 或 40dB 的抑制。此外，请确保 fC-DIFF 也大于数字滤波器的 -3dB 频率 f3dB，否则 RC 滤波器会影响数字滤波器特性。
5、如何选择RC的值
滤波电阻器也用作电流限制器。因此，该电阻器的尺寸可限制引脚输入电流 (IMAX)，如 ADC 的额定值表所示。要确定此电阻上允许的压降，您需要在系统输入 (VOV) 上看到预期过压条件以及 ADC 集成 ESD 保护二极管 (VESD) 的接通电压。然后，您可以使用以下公式来求解电阻器值 RFILTER：
RFILTER > (VOV – VESD)/IMAX
由于已经确定了滤波器截止值和电阻器阻值，因此可以使用以下公式来确定差分滤波器 CDIFF 的电容器容值：
CDIFF = 1/[2*π*fC*(2*RFILTER)]
然后选择共模电容器 CCM，使其比 CDIFF 小 10 到 20 倍，这样：
CCM = CDIFF/10
