在当今电子技术飞速发展的时代，射频（RF）系统对于电源解决方案的噪声性能提出了更为严苛的要求。因为 RF 系统广泛应用于航空航天与防务、5G 无线通信、医疗设备以及仪器仪表等众多关键领域，电源输出噪声的高低成为维持系统卓越性能的关键要素之一。因此，噪声敏感型 RF 应用的市场份额正呈现出迅速扩大的趋势。
传统上，在噪声敏感型应用中，降压式（buck）稳压器与低压差（LDO）稳压器组合而成的电源树解决方案占据着主导地位。然而，随着下一代产品中负载消耗的电流日益增大，这种组合方案逐渐暴露出诸多弊端。LDO 稳压器有限的电流承载能力，使得该解决方案不仅尺寸庞大、成本高昂，而且功率损耗显著，成为了系统发展的瓶颈。
近年来，超低噪声开关稳压器应运而生，它具备出色的电磁干扰（EMI）性能以及超低的低频（0.1 Hz 至 100 kHz）噪声。先进的超低噪声开关稳压器在低频噪声方面，甚至可与市面上性能为出色的超低噪声 LDO 稳压器相媲美。其中，Silent Switcher? 3 进阶型开关稳压器系列更是在超低噪声、高电流承载能力、高效率和小尺寸这四个关键性能维度上处于行业水平。
此前，ADI 推出的 Silent Switcher 1 和 2 系列已成为开关稳压器领域的标杆之作，以高效率、低电磁干扰噪声和小尺寸解决方案著称，能够支持 65 V 的输入电压和 30 A 的输出电流。而 Silent Switcher 3 则在其成功技术基础上进一步革新，相较于 LDO 稳压器，能更高效地输出大电流，仅靠单个集成电路（采用 4 mm×4 mm 的紧凑型封装），就能实现高达 16 A 的电流输出。并且，凭借创新的电路与结构设计，Silent Switcher 3 系列成功实现了超低的低频输出噪声。如表 1 所示，在低频范围内，Silent Switcher 3 稳压器的输出噪声低于未采用超低噪声设计的 LDO 稳压器。
表 1. 不同电源的输出噪声比较
RF 系统中的许多组件和系统对噪声极为敏感，高性能 PLL 便是其中之一。它是 RF 系统中至关重要的组件，能为 ADC、DAC、FPGA 和其他数字和混合信号 IC 提供高质量的时钟信号。本次研究选用了额定频率为 5 GHz 的高性能 PLL 频率合成器 ADF4372。图 1 展示了详细的电源结构和用于实验研究的演示板。
在 RF 应用中，高性能 PLL 的性能主要通过相位噪声这一关键指标来评估。相位噪声是将 1 Hz 带宽范围内的噪声功率相对于主 RF 信号功率做归一化处理，其值越低越理想，单位为 dBc/Hz。ADF4372 需要 3.3 V 和 5 V 两条电源轨，其中 5 V 电源轨为 PLL 内部的压控振荡器（VCO）供电，敏感度。在本中，3.3 V 电源由超低噪声 LDO 稳压器（LT3045）供应，5 V 电源则由 Silent Switcher 3 稳压器驱动，以研究其对 RF 输出信号相位噪声的影响。
图 2 给出了采用基于 Silent Switcher 3 稳压器（LT8625S）的单级解决方案为 PLL 的 5V 电源轨供电时的相位噪声基准评估结果。在这种情况下，ADF4372 仍能实现出色的相位噪声表现，从 10Hz 到 100kHz，所测得的相位噪声与采用 LDO 稳压器为 5V 电源轨供电时近乎一致。然而，在约 250kHz 处出现了一个尖峰，导致在 100kHz 至 500kHz 范围内的相位噪声略有升高。这一尖峰是由 Silent Switcher 3 稳压器在该频率范围内的输出噪声平台区引起的，由于 VCO 的输出对其电源噪声高度敏感，稳压器的输出噪声传导至输出 RF 信号的相位噪声上。
Silent Switcher 3 稳压器的输出噪声尖峰是由于低控制环路增益（约 0 dB）造成的，增益太弱无法抑制此频率范围内的输出噪声。通过调整补偿来增加控制带宽，可以降低噪声尖峰。如图 3 所示，优化控制环路并实现高带宽后，约 250 kHz 处的相位噪声尖峰几乎被消除，降低幅度超过 10 dBc/Hz。不过，在 100 kHz 至 500 kHz 的频率范围内，基于 Silent Switcher 3 稳压器的单级解决方案所产生的相位噪声仍略高于采用超低噪声 LDO 的两级解决方案。
为了进一步提升相位噪声性能，可以在 Silent Switcher 3 稳压器的输出端设计并添加一个次级（第二个）LC 滤波器。图 4 展示了基于 Silent Switcher 3 稳压器的单级解决方案，使用第二级 LC 滤波器为 5 V 电源轨供电。配置第二级 LC 滤波器后，输出电压的检测可在本地输出端或第二级 LC 滤波器后的远端输出端完成。本选择在本地输出端检测输出电压，以简化控制环路的设计。由于高性能 PLL 的电流消耗较低（通常低于 1A），第二级 LC 滤波器两端的电压降很小，仅检测本地输出电压是合理的。因此，选择使用本地输出电容来保证 Silent Switcher 3 稳压器的稳定运行。根据设计指南，远端输出电容应高于本地输出电容，以降低系统稳定性对负载电容的敏感度。
在确定本地输出电容和远端输出电容后，第二级电感 L2 可根据截止频率（即第二级 LC 滤波器的谐振频率）来选择。设计目标是在 250 kHz 处实现大于 10 dBc/Hz 的衰减量，要求第二级 LC 滤波器在 250 kHz 处至少产生 20 dB 的衰减量。为提供更高的裕度，采用在 250 kHz 时实现 30 dB 衰减量的设计，因此第二级 LC 滤波器（衰减斜率为 -40 dB/dec）的截止频率应为 44.6 kHz。由此计算得出，第二级 LC 滤波器的电感值为 260 nH，考虑到电感的公差（通常为 ±20%），终选定的电感值为 330 nH。此外，在第二级 LC 滤波器的设计中应实现足够的阻尼，通常将品质因数 Q 控制在 1.5 以下，因此添加 120 mΩ 的阻尼电阻并将其与远端输出电容串联，使有效品质因数 Q 达到 0.7。
配备所设计的第二级 LC 滤波器后，基于 Silent Switcher 3 稳压器的解决方案所实现的相位噪声性能，几乎与采用超低噪声 LDO 稳压器的两级解决方案相当。如图 5 所示，在 10 Hz 到 10 MHz 的频率范围内，两者的效果近乎相同。尽管由 Silent Switcher 3 稳压器供电产生的相位噪声结果在 2 MHz 处因开关频率的缘故仍然存在一个微小的杂散信号，但该杂散信号的频率可预测且与载波频率相距较远，不难处理。
此外，无论是否配备设计的第二级 LC 滤波器，Silent Switcher 3 解决方案所产生的相位噪声，都远低于 Silent Switcher 2 稳压器（LTM8024）和其他供应商的常规开关稳压器。如图 6a 所示，在 1 kHz 至 500 kHz 的频率范围内，Silent Switcher 3 稳压器能够实现低得多的相位噪声。在低于 1 kHz 的频率下，不同电源供电时所测得的相位噪声并无差异，因为在如此低的频率下，高性能 PLL 的相位噪声主要由 PLL 的参考时钟决定，而非电源。如图 6b 所示，Silent Switcher 3 稳压器在未针对超低噪声进行特殊设计的情况下，也能实现比 LDO 稳压器更低的相位噪声。在 5 kHz 至 100 kHz 范围内，两者的相位噪声差值大于 10 dBc/Hz，Silent Switcher 3 稳压器在输出噪声方面优于未采用超低噪声设计的 LDO 稳压器。
综上所述，通过合理的控制环路和滤波器设计，基于 Silent Switcher 3 稳压器的单级解决方案能够实现与采用超低噪声 LDO 稳压器的两级解决方案近乎相同的 PLL 性能，并且相较于未进行超低噪声设计的 LDO 稳压器的两级解决方案，能为 PLL 提供更优的相位噪声性能。
ADC 系统在众多 RF 应用中广泛使用，如 5G / 无线通信、防务等领域。一个典型的 ADC 系统通常由 PLL 时钟、ADC 和数字处理器组成。本研究选用了带宽为 9 GHz 的进阶型高速 ADC——AD9208，并采用 ADF4372 演示板为系统提供时钟信号。生成频率 1.23 GHz、幅度 -10 dBFS 的模拟信号作为 ADC 的输入信号，数字端借助高速 FPGA 板（ADS7 - V2EBZ 板）和 ACE 软件来实现数字信号检测和 ADC 性能评估。ADC 系统的详细信息如图 7 所示。
在本 ADC 研究的部分，我们探究了 ADC 系统的性能以及将 Silent Switcher 3 稳压器用作 PLL 时钟电源所带来的优势。同样，ADF4372 的 3.3 V 电源轨始终由超低噪声 LDO 稳压器（LT3045）供电，5 V 电源轨则由 Silent Switcher 3 解决方案或其他电源解决方案供电，AD9208 始终由标准演示板上的默认电源解决方案供电。在相同的模拟输入信号条件下，图 8 展示了不同 PLL 时钟电源供电时，ADC 输出信号在 1.23GHz 附近的平均快速傅立叶变换（FFT）结果，频率跨度为 2MHz。与其他开关稳压器相比，Silent Switcher 3 稳压器能够让 ADC 实现的性能，并在 1.23 GHz 附近具有的噪声，尽管其 FFT 波形在频率偏移约 250 kHz 处仍有一个平台区。
ADC 系统性能对采样时钟信号的质量（即相位噪声）十分敏感。在约 250 kHz 处的平台区，与 ADF4372 输出信号相位噪声图（图 3 中的绿色曲线）中相同频率处的小尖峰高度吻合。正如 PLL 研究中所揭示的那样，这种小杂散信号可以通过添加滤波器来消除。实验结果证实，将 Silent Switcher 3 稳压器用作时钟电源时，添加第二级 LC 滤波器能够提升 ADC 的性能。图 9 呈现了采用图 4 中设计的第二级 LC 滤波器的 Silent Switcher 3 解决方案下，ADC 输出信号的 FFT 结果。此时，ADC 输出的终 FFT 波形在主信号 1.23 GHz 附近呈现出极低的噪声，几乎与超低噪声 LDO 稳压器的结果相同。在频率偏移小于 100 kHz 的情况下，配备了第二级 LC 滤波器的 Silent Switcher 3 稳压器的 FFT 结果优于未采用超低噪声设计的 LDO 稳压器的 FFT 结果，这是因为其低频噪声更低，使得 PLL 时钟信号的相位噪声也更低。
为了更全面地评估 ADC 系统的性能，除了分析 ADC 输出的 FFT 结果之外，还对两个重要的 ADC 参数进行了评估，即信噪比（SNR）和无杂散动态范围（SFDR）。SNR 是指输入信号与噪声信号的比值，而 SFDR 指的是输入信号的均方根幅值与任何杂散噪声信号的均方根幅值之比。不同于仅考虑输入信号频率附近的窄频率跨度，SNR 和 SFDR 的计算涵盖了宽频率范围内的噪声。如表 2 所示，未使用任何 LDO 稳压器进行后级稳压的 Silent Switcher 3 解决方案所实现的 AD9208 的 SNR 和 SFDR，与采用超低噪声 LDO 稳压器的传统两级解决方案达成的结果相同。第二级 LC 滤波器对所测得的 SNR 和 SFDR 几乎没有影响。此外，Silent Switcher 3 解决方案实现的 SNR 和 SFDR 远远高于其他开关稳压器解决方案：产生的 SNR（10 倍频）是常规开关稳压器的约 20 倍，SFDR（10 倍频）则为 45 倍。相较于未采用超低噪声设计的 LDO 稳压器，Silent Switcher 3 解决方案实现的 SNR 略胜一筹，而 SFDR 则旗鼓相当，这是因为其优势仅体现在输入频率附近的噪声控制上，而这部分噪声在 SNR 计算所涉及的总噪声中占比很小。
本研究的另一方面是探究采用 Silent Switcher 3 稳压器为 ADC 供电时，ADC 系统的性能表现及由此带来的优势。在这一部分中，PLL 时钟始终由默认的两级解决方案供电，采用超低噪声 LDO 稳压器（LT3045），以便专注于研究 ADC 电源所产生的影响。具体而言，选取 AD9208 的一个模拟电源轨 AVDD1 作为示例，该电源轨负责为时钟域供电，电压为 0.975 V，标称电流消耗为 640 mA，占总功耗的 19%，因其对电源噪声较为敏感，故而被选定为研究对象。其他所有电源轨则依然由标准演示板上安装的默认电源解决方案供电。
实验结果表明，单级 Silent Switcher 3 解决方案能够取代传统的两级解决方案为 ADC 供电，且不会削弱 ADC 的性能。为评估采用 Silent Switcher 3 解决方案（LT8625S）作为 AVDD1 电源时 ADC 的性能，我们对 ADC 输出的平均 FFT 结果进行了深入分析。本次未安装第二级 LC 滤波器，如图 10 所示，由 Silent Switcher 3 稳压器为 AVDD1 供电时，ADC 输出的 FFT 结果近乎理想，与采用两级解决方案（降压式稳压器加超低噪声 LDO 稳压器）为 AVDD1 供电时的 FFT 结果同样令人满意。即使未安装第二级 LC 滤波器，在频率偏移约 250 kHz 处也未出现尖峰。
