基于 LM7812 和 LM7912 的双极性对称稳压电源设计

随着CMOS LSI系统工作在更高的时钟频率和更低的电源电压下，电源完整性成为保持数字电子系统更稳定的关键问题。因为电源噪不仅引起电磁辐射还会降低Core电路的逻辑稳定性。因此，为了保证从芯片端看过去的电源网络的总阻抗（PDN）满足一定的要求，芯片封装协同设计变得越来越重要：主要是PDN中由于芯片与封装的相互作用而产生的并联共振峰，引起了不必要的电源波动，导致了信号完整性的问题和电磁干扰。

由芯片PDN、封装PDN和板级PDN组成的PDN总阻抗成为能够从频域更清晰地了解噪声现象和适当优化PDN特性的重要途径。此外，这种反谐振峰通常难以用常规方法直接观察到。因此，期望片上噪声监测电路在测量电源波动方面发挥重要作用。

• 实验过程

这里我们假设了三种具有不同片上PDN的测试芯片。然后，研究Core电路PDN阻抗对电源噪声的影响，通过建立临界阻尼PDN得到无谐振PDN。图1为芯片、封装和电路板组成的简化PDN模型。

图1 芯片、封装和电路板组成的简化总PDN模型

在这个模型中，开关电流流过片上电容（Cdie）、片上电阻（Rdie）、板级阻抗（Zpcb）和封装电感（Lpkg）。由于带有多个去耦电容的电路板的阻抗（Zpcb）通常小于封装电感（Lpkg），因此阻抗谐振峰出现在封装电感和片上电容的交叉点附近，如图2所示。

图2 芯片与封装内PDN共振引起的共振峰

PDN电路中开关电流i(t)的行为可以用微分方程来描述：

其中，

固有谐振频率和阻尼系数可以用下面的公式定义

普通串联RLC电路有三个典型的行为区域：振荡区、临界阻尼区和过阻尼区。然而，并联RLC电路的性能与串联RLC电路不同。

图3显示了另一种PDN模型，该模型在芯片中添加了RC电路，并与固有RC电路并联。在这种情况下，可以通过增加电阻Radd，即调整阻尼因子来抑制从芯片侧看到的反谐振峰。

图3 PDN模型与附加的RC电路

图4显示了Cdie和封装电感Lpkg的各种组合的归一化阻尼系数。垂直轴由片上电阻Rdie归一化。这里，Cdie被假设为10,100,500和1000pf。封装电感2Lpkg被假设变化为0.5,1,5,10和50nh。有效的封装电感可以通过在封装中添加多个电源/接地引线来改变。

图4片上电容Cdie和封装电感Lpkg不同组合的阻尼系数

设计的三个片上PDN性能不同的测试芯片如图5所示。测试芯片的尺寸为2.5 × 2.5 mm。每个测试芯片都设计有噪声产生电路和片上噪声监测电路。

图5 带噪声产生器的芯片基本布局

图6为噪声产生电路，该电路通过改变CMOS逆变级数来调整电流的驱动能力。

图6 CMOS通射噪声产生电路

图7为片上PDN的详细等效电路模型。由Rdie和Cdie组成的简化PDN模型可以进一步细化为详细模型：固有电容（Citr）由MOS晶体管的井孔电容和芯片电源/地线线之间的互容组成，固有电阻（Ritr）由电源/地线线的走线电阻组成。Ritr取决于片上PDN的物理布局。额外添加的Cadd和Radd，假设是用MIM（金属-绝缘体-绝缘体）电容和薄膜工艺产生的。这些添加的Cadd和Radd彼此串连，并且并联连接到固有PDN。

图7 片上PDN详细模型

假设三个测试芯片在不同片上PDN特性下具有相同的噪声产生电路，如图8所示。芯片尺寸假定为2.5 mm × 2.5 mm。然后，Ritr设为2.0欧姆，Citr设为200pf。芯片A的PDN设计为仅具有测试芯片的固有PDN，没有任何额外增加的去耦电容和电阻。对于芯片B，我们假设580pF的片上去耦电容（Cadd）被有意地与芯片的固有PDN并联。对于芯片C，有意增加片上电容（Cadd）和片上电阻（Radd），以建立针对芯片谐振峰值的临界阻尼条件。Cadd的值与芯片B相同，假设Radd为1欧姆。

图8 假设三个不同PDN的测试芯片设计

将电路板、封装和芯片的PDN模型连接在一起，建立总PDN模型：

图9 模拟电源噪声和PDN的模型

图10为采用512级CMOS逆变器的电流噪声产生电路在10 MHz频率下开关时仿真的电源噪声。

图10 三种芯片的电源噪声仿真

图11为三种测试芯片的峰间噪声级及沉降时间对比数据。在这里，稳定时间被定义为噪声波动在电源电压的5%以内的周期。

图11 三种芯片的峰间噪声及沉降时间对比

在交流分析中，采用与图9相同的电路仿真PDN总阻抗，如图12所示，三个芯片中芯片A的反谐振峰，Q值。芯片B的峰值电平相比于芯片A的峰值电平被抑制，芯片C的峰值电平是三个芯片中的。

图12 带共振峰的PDN总阻抗仿真结果

从PDN总阻抗来看，已经证明抑制和优化PDN峰值对降低电源噪声是有效的。