从理论上讲，碳化硅 (SiC) 技术比硅 (Si) 具有优势，这使得它看起来可以作为电力电子中现有 MOSFET 的直接替代品。这在一定程度上是正确的，但只要关注该技术与硅的不同之处，以及如何优化电路技术（例如软开关），超越硅的实际应用，就可以从 SiC 中获得更多收益。
与硅相比，SiC 的带隙更宽，因此击穿电压和电子迁移率更高，从而降低了导通电阻。与硅相比，SiC 的开关速度也更快，从而提高了效率，并能够设计出体积更小的电力电子系统。SiC 的热导率也明显高于硅，因此可以设计出在更高温度下运行的电力电子设备，而不会牺牲性能或可靠性。
基于传统硅超结 MOSFET 的电路仅需考虑简单的软开关技术，而 SiC 的典型工作频率较高，这意味着仔细分析损耗发生的时间和地点将大有裨益。反过来，这种分析可以带来新颖的解决方案，避免传统 MOSFET 电路设计固有的损耗。
例如，SiC 等宽带隙技术的一个关键优势是能够保证给定导通电阻下的更高击穿电压。与体硅器件所需的较厚层相比，这允许使用更薄的漂移层，其电阻更小。同时，晶格的组成可提供更高的载流子迁移率。终结果是电导率显著提高。
结型场效应晶体管( JFET) 是化漏源电阻的选择。在 MOSFET 中，载流子必须通过 MOS 界面处的电阻反转通道穿过 p 基极（p 阱）区域的表面，然后才能进入 n 型漂移区。然而，在 JFET 中，没有这样的反转通道。通过使用高体多数载流子迁移率，JFET 接近导通电阻与击穿电压的理论极限。与 MOSFET 设计相比，Qorvo 的 SiC JFET 器件允许晶体管设计具有更大的击穿电压安全裕度，导通电阻几乎是竞争器件的一半。
图 1. Qorvo 的 Gen4 SiC FET 的 RdsA 大约是传统 SiC MOSFET 的一半。图片由Bodo's Power Systems 提供 [PDF]
传统上，单独使用耗尽型 JFET 会带来电路设计挑战。作为常开器件，它需要负电压才能完全关闭。然而，SiC MOSFET 的阈值电压较低，因此负栅极电压在实际电路中并不罕见。施加负电压可防止晶体管在阈值电压可能降至标称水平以下的极端温度下意外开启。
Qorvo 的解决方案将 SiC JFET 与低压硅 MOSFET 结合在一个共源共栅结构中，其中 SiC JFET 栅极 - 源极电压是 Si MOSFET 漏极 - 源极电压的倒数。该共源共栅结构如图 2 所示。在共源共栅配置中，外部栅极驱动控制低压 Si MOSFET 漏极 - 源极电压，从而间接驱动高压 SiC JFET。这种共源共栅配置为习惯使用硅超结 MOSFET 的工程师提供了熟悉的控制。MOSFET 的较低工作电压对这对器件的总导通电阻的贡献不到 10%。为了帮助集成，Qorvo 在单个封装中提供此配置。
共源共栅结构通过 Si 低压 MOSFET 控制开关，将控制逻辑与高压 JFET 分离。这种分离提供了优化低压 Si MOSFET 栅极控制电压范围和栅极电荷的机会，同时又不牺牲 SiC JFET 的全部性能优势。与通??常需要高达 18 V 的栅极电压才能完全激活器件并充分发挥低导通电阻优势的传统 SiC MOSFET 不同，共源共栅架构允许更低的栅极控制电压，并且无需在关断状态下使用负电压。电压范围的缩小可将栅极电荷降低 50%（从 18 V/-4 V 到 10 V/0 V），从而有可能减少开关过程中的损耗，特别是对于轻负载下的软开关应用。
切换到具有 JFET 结构的 SiC 可显著缩小芯片尺寸。Qorvo 的器件在具有与硅超结器件相同的功率处理能力的情况下，芯片面积减少了近十倍。SiC 的导热性和卓越效率抵消了芯片明显缩小所导致的热阻增加。任何进一步的热阻增加都可以通过采用银烧结技术进行芯片连接来抵消，与传统焊料相比，银烧结技术可将导热率提高六倍。
将共源共栅结构应用于 SiC JFET 可进一步提高效率，因为可以减少影响硅超结器件和 SiC MOSFET 的杂散电容。较低的杂散电容还可以通过驱动高于硅器件甚至 SiC MOSFET 实际频率的开关频率来提高密度。
软开关电路架构的优势为明显。虽然硅器件使用的软开关技术解决了开关周期中开启和关闭阶段导致的一些明显的损耗源，但一代 SiC 晶体管的快速开关能力解决了通常被忽视的更微妙的问题。
图 2. 平面 SiC MOSFET（左）和 Qorvo 共源共栅 SiC FET（右）的横截面图。SiC MOSFET 的主要通道电阻 (Rchannel) 被共源共栅结构中 RDS (on)低得多的低压 Si MOSFET 取代。图片由 Bodo's Power Systems [PDF]提供
许多基于硅器件的电路都采用零电压开关(ZVS)。其主要目的是在晶体管导通转换期间降低漏极和源极之间的电压，然后电流才开始自由流过晶体管通道。理想情况下，器件漏极-源极电流 (I DS ) 和漏极-源极电压 (V DS ) 几乎没有重叠，从而消除了导通开关损耗。输出电容（即漏极-源极电容与栅极和漏极之间的电容之和）通常在上一个周期的器件关断期间完全充电至直流链路总线电压，并重新循环到负载中，以避免在下一个 ZVS 导通事件期间产生损耗。
由于硅器件具有高输出电容，使用传统 Si 器件进行 ZVS 开启会导致开关周期内出现长达 300 ns 的死区时间。在开关频率为 500 kHz（2s 周期）时，开启和关闭转换期间的 300 ns 死区时间占占空比的 30%。SiC JFET 比 Si MOSFET 具有一个关键优势，因为它的输出电容低 10 倍，清除时间更短，尤其是在低漏极-源极电压偏置下，而 Si MOSFET 的输出电容会显著增加。硅超结器件在低漏极-源极电压偏置下的 CV 曲线具有很强的非线性，这导致在半桥拓扑中的开关转换期间，总线电压附近的高电压转换时间和 0V。这缩短了 ZVS 所需的死区时间，可以用更高频率的操作或向负载输送更多功率来换取。
图 3. ZVS 软开关应用中的关键波形和损耗分布图。图片由 Bodo's Power Systems
由于电压转换时间较长且关断开关损耗相对较高，使用 Si 器件的 ZVS 电路设计仅限于 150 kHz 以下的开关频率。借助 Qorvo SiC FET 的快速开关能力，开关频率边界可推至 500 kHz 以上。与导通开关损耗类似，如果关断期间电流下降与漏源电压上升之间的重叠化，效率会提高。
然而，随着开关速度的提高， EMI变得更具挑战性。设计人员必须在设计阶段早期努力将关键电流换向环路的 PCB 寄生效应降至，以充分利用 SiC 的快速开关能力。然而，当考虑安全要求（例如间隙、爬电距离等）时，可以实现的优化程度是有限的。一旦电路设计完成，有两种常用方法可以进一步微调关断漏极-源极电压尖峰和振铃。一种是使用高栅极电阻 (Rg) 来减慢器件开关速度。一种更有效、更高效的方法是使用如图 4 所示的具有低栅极电阻的缓冲电路。换句话说，使用小栅极电阻来实现 SiC 器件的快速开关，并使用缓冲 RC 来控制 V DS尖峰和振铃。器件缓冲 C s提供 V DS峰值过冲控制，而 C d 则通过放置在快速开关半桥附近来限度地减少电源环路杂散电感。R s和 R d可抑制 V DS振铃。
图 4. DPT 原理图，两个开关上均带有 RC 缓冲器，用于 (a) 硬开关和 (b) ZVS 软开关。图片由 Bodo's Power Systems提供 [PDF]
一个常见的误解是使用缓冲器效率低。对于半桥拓扑（通常用于 LLC 或 PSFB 等 ZVS 应用），使用缓冲器比使用高栅极电阻效率高得多，因为增加的漏极-源极电容不会产生任何导通损耗。在关断 dv/dt 阶段，续流器件的位移电流将进一步降低已主动关闭的器件的关断电流，从而减少电压和电流重叠，大大降低关断损耗 (E off )。位移电流水平由公式 I = C*dv/dt 确定。C 是等效输出电容，包括器件输出电容 (C oss ) 和并联在器件漏极-源极上的额外缓冲器 C s。如果漏极和源极之间有额外的缓冲器电容，并且 dv/dt 较高（即栅极电阻较低），位移电流将更高。这样，与主动关断器件的 V DS重叠的电流就会减少，从而降低关断开关损耗。这种方法使我们能够控制 V DS振铃和尖峰，而不会牺牲太多的器件开关速度（如果我们使用高 Rg 解决方案的话）。图 5 显示了带和不带缓冲器的双脉冲测试关断波形，直观地表明使用低栅极电阻的缓冲器可大大减少电压和电流重叠，从而减少关断开关损耗。
图 5. Qorvo E1B 封装 SiC 模块的 800V VDS、100A IDS 关断波形：(a) 带缓冲器 (660pF、4.7Ω、Rgoff 2.2Ω) 的 UHB100SC12E1BC3-N（1200V、100A E1B 模块），(b) 带缓冲器 (660pF、4.7Ω、Rgoff 2.2Ω) 的供应商 A 1200V、100A SiC 模块，(c) 不带缓冲器 (Rgoff 5Ω) 的供应商 A 1200V、100A SiC 模块。图片由 Bodo's Power Systems [PDF]提供
通过使用缓冲器可以节省成本，这强调了在使用 SiC 化效率时利用软开关电路架构的重要性。在硬开关设计中，缓冲器电路的优势较小，因为在硬开关设计中，关断周期中存储在 C s中的能量通常会在下一个开启周期中以器件通道中的热量形式浪费掉。但是，即使使用缓冲器会产生这种开启损耗，总开关损耗（即开启和关闭开关损耗的总和）仍远低于在满载（即器件的额定电流水平）下仅使用高栅极电阻。
参考图 5 中以 800 V 总线电压和 100A 负载电流进行的双脉冲测试的波形，图 6 中总结的分析表明，添加缓冲器可使供应商 A 的 SiC MOSFET 模块的损耗减少 50%。将 Qorvo 的基于 JFET 的器件与缓冲器结合使用，可将关断开关损耗额外减少 74%。这使得开关速率可以提高三倍，并推动外部无源元件尺寸的减小。引用 50 kW PSFB（相移全桥）的模拟，关断开关损耗减少 74% 还有助于推动结温降低 10%（图 7）。终，更好的热性能可使散热器和冷却结构更小；两者结合起来，可减少转换器体积。
尽管 SiC 在电力电子设计方面比硅具有固有优势，但要重新评估器件选择和电路拓扑，以获得性能。快速开关与缓冲电路和 Qorvo SiC 共源共栅 JFET 配置固有的低漏源电阻相结合，可显著提高 ZVS 软开关应用的效率和功率密度
图 6. E1B 封装 Qorvo SiC 模块在 800V VDS、100A IDS 下的关断开关损耗 DPT 测试结果：(a) 供应商 A 1200 V、100 A SiC 模块，带缓冲器（660 pF、4.7 Ω、Rgoff 2.2 Ω）和不带缓冲器（Rgoff 5 Ω），(b) Qorvo UHB100SC12E1BC3-N（E1B 封装 1200 V、100 A SiC 模块），带缓冲器（660 pF、4.7 Ω、Rgoff 2.2 Ω）和供应商 A 带缓冲器（660 pF、4.7 Ω、Rgoff 2.2 Ω）。
图 7. 50 kW 相移全桥仿真中的 FET 损耗。应用条件：50 kW、800 V VIN、400 V VOUT、150 kHz、死区时间 150 ns、散热器温度 75°C。
