ADC 静态和动态线性度
在开始之前，我们首先快速回顾一下提高 ADC 线性度的主要限制。尽管 ADC 使用不同的架构和电路实现，但它们有两个主要的非线性源：采样和保持 (S/H) 电路以及 ADC 的编码器部分。S/H 非线性部分源于以下事实：它的转换速率有限，并且当输入是幅度较大的高频信号时，可能无法足够快地跟随输入。缺乏表现出足够转换率的 S/H 是许多 ADC 无法提供高于几兆赫信号带宽的高 SFDR 的关键原因。这也解释了为什么 S/H 的非线性与频率相关。S/H 在确定 ADC 的动态（或交流）线性度方面发挥着关键作用。
另一个非线性源是 ADC 编码器部分。对于给定的 ADC 相位，编码器部分主要处理 DC 信号，因为它位于 S/H 之后。因此，编码器非线性会影响系统的静态（或直流）非线性。理想情况下，该非线性分量不会随频率变化。静态非线性的特征是ADC 传递函数中的DNL 和INL（积分非线性）误差。“静态非线性”一词可能用词不当，因为这种非线性分量不仅影响直流信号，在处理交流信号时还会降低线性度。
注意哪一种非线性类型是主导类型！
本文需要记住的另一件重要事情是，对于许多 ADC，S/H 是非线性的主要来源。在这种情况下，当输入接近奈奎斯特频率时，谐波失真性能会迅速下降。如果 S/H 是限制因素，则无法从外部采取任何措施来显着提高 ADC 线性度。然而，一些 ADC 专门设计有宽带、高线性前端。这使得编码器部分成为非线性的主要来源。对于这样的 ADC，我们可以使用抖动技术来提高 ADC SFDR。在研究抖动的这种应用之前，让我们仔细看看 ADC 静态传递函数引入的非线性误差。
传递函数非线性——确定性误差
为了更好地理解静态非线性，我们将以图 1 所示的传递函数为例来检查非线性误差。
引入非线性误差的传递函数示例。
图 1. 引入非线性误差的传递函数示例 [点击图像放大]。
上图中的红色曲线显示了非线性4位ADC，而蓝色曲线显示了理想的4位响应。如果我们使用上述特性曲线对以 4 MHz 采样的 1.11 kHz 正弦波进行数字化，我们将获得图 2 中的以下波形。
以 4 MHz 采样的数字化 1.11 kHz 正弦波的波形。
图 2.以 4 MHz 采样的数字化 1.11 kHz 正弦波的波形 [单击图像放大]。
在图 2 中，绿色曲线显示输入，蓝色和红色曲线分别是理想传递函数和非线性传递函数的输出。通过从红色曲线中减去蓝色曲线，我们可以确定非理想响应引入的非线性误差。图 3 中的红色曲线显示了这一点。
显示非想法响应引入的非线性误差的图。
图 3. 显示非想法响应引入的非线性误差的图 [单击图像放大]。
传递函数非线性引入的误差是确定性误差。这意味着，对于给定的输入电压，误差始终相同。例如，参考图 1，我们观察到 6 LSB（有效位）的输入始终会导致输出比理想值高 3 LSB。这种确定性行为在输入和误差之间创建了相关性。如果输入处于特定频率，我们预计误差在与输入相关的某些特定频率处具有很强的频率分量。
图3可以帮助您更好地理解这种情况。在这种情况下，误差波形并不完全是周期性的；然而，错误的总体形状似乎有规律地重复出现。即，输入信号的一个周期内有两次重复。这表明误差在输入的二次谐波处具有很强的分量。为了更好地形象化这一点，该图还绘制了 2.22 kHz（二次谐波）的正弦波。正如您所看到的，正弦波近似于误差波形整体形状的趋势。
通过对非线性响应输出进行快速傅立叶变换 (FFT)，我们获得了图 4 中的频谱，其中仅显示了 DC 至 50 kHz 范围。
该图显示了 DC 至 50 kHz 范围内的非线性响应输出。
图 4. 显示从 DC 到 50 kHz 范围的非线性响应输出的图 [单击图像放大]。
FFT 结果证实二次谐波是非线性响应的主要频率分量。值得一提的是，主要谐波分量的频率取决于 ADC 的 INL 形状。对于图 1 所示的非线性（有时称为弓形 INL），二次谐波是主要的。对于 S 形 INL，三次谐波是误差的主要频率分量。有关 INL 形状对 D/A
转换器（DAC 或
数模转换器）频谱影响的讨论，请参阅这篇文章。
打破 ADC 误差与输入之间的相关性
如果我们向输入添加一个相对较大的随机信号，使得 ADC 的整体输入以不可预测的方式在ADC 传递函数的不同步骤之间变化，我们可以在一定程度上减少确定性失真。图 5 说明了这一概念。
显示 ADC 传递函数步骤期间 ADC 输入变化的图表。
图 5. 显示 ADC 传递函数步骤期间 ADC 输入变化的基本图。图片由Analog Devices提供
添加随机信号（或抖动信号）后，给定输入并不总是转换为相同的输出电平。因此，即使输入恒定，误差也会随着时间而变化。例如，考虑将 6 LSB 的输入应用于图 1 中的传递函数。如果没有抖动，误差始终为 3 LSB。现在考虑抖动的情况。假设抖动信号有时等于 2 LSB。在 2 LSB 处，非线性误差变为零。由于误差在 0 到 3 LSB 之间变化，因此与未抖动情况相比，误差平均值有所减小。这个简单的例子展示了抖动如何消除输入和非线性误差之间的相关性，从而减少确定性失真。抖动通过使转换器的 DNL 误差离域或随机化来实现这一点。
通信系统抖动技术
抖动技术在通信系统中特别有用。对于许多通信应用，输入可以是远低于 ADC 满量程的小信号。这个小信号执行相对较少数量的 ADC 代码。如果这些代码表现出较大的 DNL 误差，则输出将包含显着的谐波失真。
请注意，对于满量程（或大）信号，DNL 误差本质上在某种程度上是平均的。原因是大信号会执行 ADC 的所有代码。因此，当信号幅度降低至低于满量程值 20 dB 时，满量程 SFDR 为 88 dBFS 的 ADC 可能仅提供 80 dBFS SFDR。在这种情况下，抖动技术可能有助于我们在低信号电平下保持 ADC 的 SFDR 性能。应该注意的是，由于输入电平很小，我们可以将抖动信号添加到输入，而不会过度驱动 ADC。
ADC 噪声——我们不会丢失信息吗？
你可能会问：我们在输入信号中添加相对较大的噪声不是会丢失信息吗？答案是信息似乎在时域中丢失了。然而，噪声信号的正确选择以及信号处理技术使我们能够重建原始信息。一种解决方案是减色抖动。在这种情况下，图 5 中的基本图将修改为以下图（图 6）。
减法抖动图。
图 6.减法抖动图。图片由Analog Devices提供
在减法中，引入输入的噪声以相反极性添加到输出，从而将系统输出处的净抖动噪声归零。通信系统中使用的另一种有趣的技术是使用频率内容超出所需信号带宽的窄带噪声。几百 kHz 的小带宽通常足以满足抖动信号的需要。带外噪声的两个可能位置是接近直流或略低于奈奎斯特频率（f s /2，其中 f s 是采样频率）。大多数可用于抖动目的的通信系统中不使用这两个频率区之一。在这种情况下，可以轻松地在输出处滤除抖动。
使用我们假设的 ADC
让我们使用图 1 中的传递函数来检查该技术。为此，我们向该 ADC 应用幅度为 2 LSB 且 DC 值为 7.5 LSB 的 1.11 kHz 正弦波。这样的输入会执行 ADC 的中范围代码。从略高于 0 Hz 到 30 kHz 范围的输出频谱如图 7 所示。
1.11 kHz 正弦曲线的另一个示例图，其频谱范围略高于 0 Hz 至 30 kHz。
图 7. 1.11 kHz 正弦曲线的另一个示例图，其频谱范围略高于 0 Hz 至 30 kHz [单击图像放大]。
对于这一特定输入，存在多种不同的谐波分量，但主要的仍然是二次谐波。将这些值转换为分贝，我们发现 SFDR 为 17.47 dBc。为了产生抖动信号，我们可以使用 Matlab“randn”函数来产生具有 2 LSB RMS（均方根）的宽带高斯噪声。应用通带为 100 kHz、中心频率为 1.94 MHz 的带通
滤波器，宽带噪声被转换为略低于 f s /2的窄带抖动。抖动信号的频谱如下图 8 所示。
抖动信号的频谱示例。
图 8. 抖动信号频谱示例 [点击图像放大]。
由于抖动信号是原始噪声的带限版本，因此我们可以使用以下等式来确定抖动信号的方差：
\[\text{ } 抖动的方差 \text{ } = \frac{Filter \text{ }带宽}{f_s/2} \times 噪声 \text{ } 方差\]
代入数字，我们得到：
\[\text{ } 抖动的方差 \text{ } = \frac{100 \text{ } kHz}{2 \text{ } MHz} \times 4 = 0.2\]
取该值的平方根，抖动信号的 RMS 为 0.45 LSB。抖动的峰峰值可估计为 6.6 x 0.45 = 2.97 LSB（RMS 高斯噪声通过乘以 6.6 转换为峰峰值）。请注意，抖动的峰峰值足够小，不会过度驱动 ADC。应用抖动后，我们获得以下输出频谱（图 9）。
应用抖动的 RMS 后的输出频谱。
图 9. 应用抖动的 RMS 后的输出频谱 [单击图像放大]。
可以看出，谐波得到了显着抑制。将这些值转换为分贝，我们得到 27.9 dBc 的 SFDR，与未抖动的情况相比提高了 10.43 dB。抖动通过将信号杂散分散到本底噪声中来抑制谐波分量。
真实 ADC — ADC3424 的测试结果
下面的图 10 显示了70 MHz 输入时ADC3424的输出频谱。
70 MHz 输入的 ADC3424 输出频谱。
图 10. 70 MHz 输入时 ADC3424 的输出频谱。图片由德州
仪器 (TI)提供
ADC3424 提供抖动功能作为内部功能。内部抖动关闭时，SFDR 为 91 dBc。然而，当内部抖动激活时，杂散会扩散到本底噪声中，并且 SFDR 会增加到 99 dBc。
抖动技术的限制
能够显着改善 ADC SFDR 的适当抖动级别取决于特定 ADC 的架构和其他属性。SFDR 的改进还取决于输入信号的幅度以及抖动的幅度。还应该注意的是，超过一定的噪声水平，SFDR 可能不会显着改善。例如，考虑Analog Devices 的AD6645 。该器件采用多级架构。对于这种类型的 ADC 架构，DNL 误差具有重复模式，并且当输入在 ADC 输入范围内扫描时，DNL 图中会出现一些尖峰。下面的图 11 显示了 AD6645 在一小部分输入范围内的 DNL 图。
AD6645 在一小部分输入范围内的 DNL 图。
图 11. AD6645 在一小部分输入范围内的 DNL 图。图片由Analog Devices提供
对于 AD6645，尖峰每 512 LSB 出现。实验发现适合该特定 ADC 的抖动级别为 1024 LSB 峰峰值或 155 LSB RMS。应用较大的抖动并不会显着改善 AD6645 的 SFDR。对于该 ADC，抖动的峰峰值等于两个 DNL 尖峰之间的代码距离的两倍。然而，我们不能得出结论说这是所有多级 ADC 的一般规则。
