使用当前的 FPGA 技术可以轻松完成从 ISLA11xP50 ADC 捕获数据。源同步 LVDS
接口以 250MHz 时钟提供高达 500MHz 的 DDR 输出数据。时钟和数据在 ±250ps 内对齐，在 500MSPS 运行时在整个工艺、电压和温度范围内提供 1.5ns 的宽保证数据有效区域。
在内部，输入时钟立即除以二，以便以输出采样率的一半为两个 ADC 内核提供时钟。尽管 500MSPS 输出数据流是由两个交错 ADC 内核生成的，但输出数据始终以已知顺序从单个 ISLA11xP50 传送。由于除以二的输出相位不确定，具有对齐输入时钟边沿的多个 ADC 可能没有对齐输出时钟边沿。除非特别强制为已知状态，否则 CLKOUTP 信号在输入时钟的上升沿可以为高电平或低电平。
ISLA11xP50 包含同步功能，可以更轻松地设计需要同步采样或进一步交错采样的系统。同步可以像使用单个 ADC 输出数据时钟或 CLKDIVR
ST 引脚强制同步一样简单。更复杂的方法可以使用 PHASE_SLIP 寄存器来调整时序。方法取决于许多因素，包括时序余量、FPGA 系列、FPGA 设计工具和
印刷电路板 (PCB) 限制。在 500MSPS 操作下，CLKDIVRSTP 设置和保持时序对于某些设计来说可能具有挑战性。通过门控 ADC 输入时钟以提供额外的余量，可以有效地放宽这些时序要求。
输出时序
ISLA11xP50 输入时钟和数据通过具有类似延迟路径的 ISLA11xP50 传播，以便放宽数据捕获时序要求。ADC 输出 DATA 将在 CLKOUTP 信号的 ±250ps 内从一个样本转换到下一个样本；在 500MSPS 下留下 1.5ns 的宽数据有效窗口。如图 1 所示，在 1.8V 和 +25°C 条件下，CLKOUTP 将从 CLKP 延迟 2.6ns 至 3.3ns，或者在 -40°C 至 -40°C 至 1.7V 至 1.9V 的整个建议工作范围内延迟 2.0ns 至 3.6ns。 +85°C。
内部运作
ISLA11xP50 的交错操作需要将 500MHz 输入时钟除以二，以便每个内核以 250MSPS 进行采样。图 2 显示了 ADC 内部时钟电路的概念图。时钟
分频器通常以随机状态完成上电复位，因此输出时钟相位（图 2 中的 CLK_A、CLK_B）是不确定的。在单个 ADC 的正常操作中，未知的时钟相位并不重要，并且输出采样顺序始终是正确的。同步多个 ADC 时情况可能并非如此。CLKOUTP 相位的不确定性意味着 CLKOUTP 上升沿可能无法在由同一时钟源驱动的多个 ADC 上对齐。如图 3 所示，这种可能的相位差可能会导致采样时间和捕获数据的顺序出现意外差异。
同步
ISLA11xP50 提供两种机制来控制输出时钟相位：
CLKDIVRSTP 引脚提供了同步多个 ADC 的简单方法。当 CLKDIVRSTP 在数据表设置和保持时间内设置为高电平时，CLKOUTP 信号将始终被强制为已知相位。将 CLKP 和 CLKDIVRSTP 路由到具有相等 PCB 延迟的多个 ADC 允许将所有 ADC 同时设置为相同的采样相位。CLKDIVRSTP 有效可能会导致内部 DLL 失锁长达 52μs。在此 52μs 周期之后可以捕获有效数据。此过程必须在每个
电源周期或 ADC 复位后完成。
