高速传输系统
近年来，随着数字传输系统需要更大的容量，出现了用高速串行线路取代并行总线的趋势。虽然传输距离可能不到一米，但这种链路的设计与跨越几米甚至几十公里的通信系统有很多相似之处。
数据传输系统由三个基本设备组成：发送器、通道和接收器。如果系统将具有串行链路，无论是通信系统还是串行总线，通常都会单独指定这三个元素，以便整个系统在组合在一起时达到某种总体性能水平。在数字通信系统中，关键指标是误码率 (BER)。发射机通常被指定为具有一定的波形性能，该性能通过眼图开度、边沿速度以及功率或电压电平等参数进行量化。
接收器的指定有点不同。在许多系统中，接收器性能的定义是保证只要输入信号满足性能水平，它就始终能够实现所需的系统 BER。正如所预料的，这个可接受的性能水平通常用类似于发射机规范的术语来描述。通过检查高速数字接收器的工作原理，您可以更好地理解这一点。
高速接收器 接收器
基本的形式是一个判决电路。它的主要功能是确定输入位是逻辑 1 还是逻辑 0。如果输入逻辑电平之间的电压或功率间隔尽可能大，则决策过程会变得更加容易，并且出错的可能性也会减少。该间隔宽度部分影响了发射器的规格，但也影响了接收器的规格。鉴于发射机对其可以合理达到的信号电平有限制，并且信号在通过信道时会被降级，因此在传输信号必须有多大和它可以达到多小且仍然准确之间需要进行权衡可由接收者解释。
图 1 显示了基本的串行通信系统以及信号在到达接收器时如何退化。
图1：串行通信系统
确保决策过程在时间发生对于接收器电路决策过程至关重要。当逻辑 1 之前或之后是逻辑 0 或逻辑 0 之前或之后是逻辑 1 时，时序为关键。在这些情况下，通常在位周期的中心进行决策。例如，如果输入的比特流是 0、1、0，则决策不要在信号在幅度电平之间切换的位置（例如 0 到 1 转换或信号“边缘”）附近进行，这一点至关重要。如果决策发生在边缘附近，则出现误码的可能性会急剧增加。
必须向决策电路提供某种形式的时钟信号来对决策过程进行计时。如果传入数据流的速率为 1Gbps，则需要 1GHz 时钟。但并不是任何 1GHz 信号就足够了。该信号必须与传入数据流高度同步。数据速率和接收器时钟之间的微小频率偏移都会导致决策点偏离其理想时间位置并降低 BER。您可以通过直接从传入数据流本身导出接收器时钟信号来解决此问题。
时钟提取电路通常基于锁相环（PLL）架构。压控振荡器 (VCO) 初以接近预期数据速率的频率运行。部分 VCO 信号被发送至相位检测器，相位检测器会将 VCO 信号的相位与部分输入数据流进行比较。如果 VCO 与数据信号的速率不同，鉴相器将产生与频率差成正比的误差信号。该误差信号用作 VCO 处的控制信号，以调整其频率并强制 VCO 匹配或锁定输入数据信号。接收器电路现在具有关键能力，可以地按照数据速率和位周期的中心对其决策电路进行定时，以实现的 BER 性能。
图 2 显示了如何从数据流中导出时钟信号。
图 2：基于 PLL 的时钟提取电路
输入数据流可能会在其理想速率之上和之下有一些小波动。这些波动通常称为抖动。接收器 PLL 必须能够响应数据速率的变化，以便决策电路在位的中心连续运行。PLL 容忍抖动的能力由 VCO/相位检测器反馈环路的带宽和增益决定。然后，PLL 必须具有足够的带宽或环路响应速度，以跟上预期的抖动率。因此，PLL 设计的第三个重要方面是控制环路。
您可以将 VCO 视为一个飞轮，通过传入的位转换以所需的速率保持旋转。换句话说，每当从 1 到 0 或从 0 到 1 发生变化时，VCO 都会进行同步。即使数据位没有转换（例如长时间运行 0 或长时间运行 1），VCO 保持工作频率也很重要。
您可以通过在鉴相器的输出和 VCO 的控制输入之间放置一个有效的低通
滤波器来保持 VCO 的频率。该滤波器为 VCO 控制信号以及随后的 VCO 频率提供稳定性。看起来稳定性越高越好。但还要考虑滤波器控制输入数据的抖动速度，并且仍然允许 VCO 跟踪和跟随。当数据信号存在抖动时，鉴相器输出的误差信号将是抖动的模拟表示。相位检测器实际上是一个抖动解调器。由于误差信号控制 VCO，因此数据的抖动会传输到 VCO。同样，这种传输就是您想要的结果：它允许决策电路与数据保持同步。
如果抖动率变得足够快（相对于控制环路的带宽），来自 PLL 相位检测器的快速变化的误差信号将被环路滤波器抑制。高频抖动不会到达 VCO。因此，PLL 以及随后使用该 PLL 的接收器只能容忍抖动频率在环路滤波器带宽内的数据。
时钟恢复电路的环路带宽存在一个范围。它必须足够宽以跟踪预期的抖动，但又必须足够低以不响应低转换密度数据序列。这就需要再次查看发射机的规格。
如果高频抖动过多，接收器将无法快速响应并将采样时间调整到比特周期的中心。解决该问题的一个简单方法是指定发送器抖动不能超过足以导致接收器出错的幅度。虽然这在技术上是可行的，但它可能会导致发射器昂贵。更常见的方法是指定高频下的发射机抖动不能超过一定的幅度。这种方法认识到接收器 PLL 应能够轻松承受低频抖动。通过不因发射机的低频抖动而惩罚发射机，发射机的成本应该会显着降低。
图 3：使用提取时钟进行触发可消除常见抖动
您可以通过多种方式测量发射机抖动，常见的方法是使用
示波器。眼图（如图 3 所示）是数据流的所有位的叠加，在公共一位周期时间轴上彼此重叠。如果信号无抖动，则所有 1 到 0 的转换将同时发生，所有 0 到 1 的转换也将同时发生。眼图交叉点的宽度非常窄。如果存在信号抖动，由于数据速率变化，转换将在不同时间发生。在眼图中，该信号抖动显示为粗交叉点。请注意，在此示例中，无法知道抖动有多快；你只能知道抖动有多大。
触发示波器
滤除低频抖动并仅观察高频抖动的一种方法是使用先进的示波器触发技术。示波器的 X 轴是“相对于触发事件”的时间；Y 轴是信号幅度。就像通信接收器中用于确定何时启动决策电路的时钟一样，触发信号通常是与所测量的数据同步的时钟。触发事件通常定义为当触发信号超过定义的幅度阈值时开始。
如果示波器由以与数据信号相同的标称速率运行的频谱纯、无抖动时钟触发，则数据上存在的任何抖动都会被观察为眼图中的宽交叉点。交叉点宽度直接指示相对于无抖动触发信号的抖动幅度。但是，如果触发示波器的信号源自正在测量的数据流，会观察到什么？要理解这一点，请回想一下上面关于接收器 PLL 的讨论。当从数据中提取时钟时，只要抖动率在 PLL 的环路带宽内，时钟就会包含数据中存在的相同抖动。目前，假设所有数据抖动都传输至 VCO。如果这个VCO输出用于触发示波器，尽管数据抖动可能很大，但在数据眼图上不会观察到抖动。这是为什么？
由于示波器显示与触发事件相关的信号，因此如果数据信号由于抖动而稍微延迟，则提取的时钟触发也会稍微延迟。示波器
显示屏上数据信号的位置不会显示任何延迟，因为其相对于触发器的位置（延迟了相同的量）保持不变。类似地，如果数据信号由于抖动而超前，则仍然会像在理想位置一样对其进行测量，因为触发信号再次具有与数据相同的抖动。当触发器上的抖动与被测信号上的抖动相同时，该抖动实际上是显示波形中的共模抖动。
如果观察信号上的抖动很重要，那么使用从数据导出的触发信号似乎是一个坏主意。但是，请记住，要观察的重要的抖动是通信系统中的接收器决策电路无法容忍的抖动。回想一下，这是高频抖动，或者是接收器环路带宽之外的抖动。如果
测试系统时钟恢复电路与通信系统接收器中使用的电路类似，则可以在示波器上单独观察到高频抖动。
宽带示波器可以从被观察的信号中提取时钟。先进的时钟恢复方案允许调整环路带宽以控制在波形上观察到的抖动频谱。例如，如果环路带宽设置为 100KHz，则数据和触发信号都会出现低于 100KHz 的抖动。不会观察到这种抖动。高于 100KHz 的抖动不会传递到恢复的时钟触发器。它只会出现在数据信号上并被显示。这种抖动表明时钟恢复 PLL 中环路带宽滤波器的异常影响。该效果是低通滤波器。但从示波器上观察到的抖动来看，它具有高通效应。仅观察到高于滤波器带宽的抖动。这种方法为我之前讨论的发射机测试问题提供了一个解决方案。通过在示波器中使用性能与接收器PLL类似的时钟提取电路，在发送器测试过程中观察到的抖动是系统接收器无法容忍的抖动。
图 4：使用无抖动时钟触发器的眼图
当为发射机设置系统一致性测试规范时，它们通常包括具有特定环路带宽的时钟提取电路。这有时被称为黄金 PLL。图 4 显示了使用无抖动时钟触发器获得的眼图（左图），而右图显示了使用黄金 PLL 触发器观察到的相同信号。请注意，与左侧的眼睛相比，右侧的眼睛的抖动明显更少，并且开口更宽。同样，由黄金 PLL 触发的右眼可以更准确地表示接收器决策电路所看到的信号。
测试系统黄金 PLL 的一个微妙但重要的元素是它需要针对各种数据模式具有特定的环路带宽。具体来说，为了获得一致的测试结果，即使使用具有低或高转变密度的图案，带宽也不应该改变。因此，环路增益（影响环路带宽）需要监视模式并调整增益以匹配数据模式转换密度。此外，虽然黄金 PLL 解决了一致性测试问题以筛选出过多的高频抖动，但它可能会给试图检查发射器总抖动的人带来问题。这个问题也可以通过时钟提取电路（控制带宽）中的可调节环路增益来解决。降低环路带宽使您能够观察到更多的抖动频谱。
