款K波段DAC设计背后的秘密

　　对应国内标准为GB22794:2008《家用和类似用途的不带和带过电流保护的B型剩余电流动作断路器》

　　B型剩余电流保护器不仅能够对交流剩余电流、脉动直流剩余电流进行保护，此外，还能对1000Hz及以下的正弦交流剩余电流、交流剩余电流叠加平滑直流剩余电流、脉动直流剩余电流叠加平滑剩余电流、两相或多相整流电路产生的脉动直流剩余电流、平滑直流剩余电流确保脱扣，能够非常好的应用在交直流混合微电网中。

　　Magtron基于iFluxgate技术的SoC芯片整体方案，为B型漏电保护进行了数字化集成，为RCCB从传统的AC型/A型向B型的技术升级，提供了一套高性价比的B型漏电解决方案，为充电设备的用电安全提供了更好的保障。

                                图1: EV12DS460A的混合式分割DAC架构

　　如上文所述，要实现超过8bit的线性度难度极大，但是通过把多个比特的转换分割成MSB和LSB单元，则能够大大降低的复杂度。通过仔细的设计，可以从同一个开关、电阻和电流源建立编码单元和二进制权重单元。

　　简单的单设计

　　任何转换器设计的起点是保证的静态。在混合式分割设计中，由二进制权重LSB单元的误差决定。

　　设计的目标是提高SFDR并且规避校准的操作，达到优于0.5LSB的性能。需考虑如下三点数据转换器配置：

　　1. 2比特编码器（3段）加10比特权重段 = 13段

　　2. 3比特编码器（7段）加9比特权重段 = 16段

　　3. 4比特编码器（15段）加8比特权重段 = 23段

　　初步分析表明配置1是的选择；它的段数少，因此区域。但是，它的静态较差。要理解这一点，请考虑12比特量化器能输出满福1V峰峰值，表明LSB量化电压是244 μV (1Vp-p/4096)。模拟实验表明9比特权重段的匹配是125 μV。这比12比特0.5LSB的性能好两倍，保证单片DAC的工作。但是，因为权重选项是10比特，无法进一步提高匹配的性能，125 μV是物理性能的极限，所以选项1是不可取的。模拟实验也表明选项3不可取，因为其对时钟缓冲的动态载荷过大。

　　处理技术

　　规避CMOS制程限制的设计使得转换路径更容易实现。这种方案利用Infineon异质结硅锗碳双极型工艺实现较高的原始速度。通过引入NPN双极型晶体管内在固有的碳元素，B7HF200工艺允许实现极薄的高度掺杂基极。高转化速度(200GHz Ft)和低阻抗基极是实现DAC高性能的两个重要的因素。

　　这种工艺已经在高速和毫米波应用中应用了超过10年，可用于多种固态微波器件。

                                    图 2: B7HF200晶体管类型的比较

　　使用四层铜能够进一步提高B7HF200的速度，适用于低电流密度的连接。铜帮助降低寄生电流，此寄生电流是高速设计的梦魇。

　　DAC设计的秘密

　　EV12DS460A的卓越性能并不是偶然得到的。自2011推出的较慢速的12bit产品以来，这种架构已经进化了数代。即使是早期的产品，性能也是非常的，带宽达到1.5GHz。

　　设计过程的重点在于3个通用的设计原则：

　　· 驱动量化器的动态载荷，减少线长

　　· 保证工作稳定

　　· 输出脉冲整形，减少畸变，提高性能

　　驱动量化器的动态载荷

　　量化器的设计，部分是可以重用的（图3）。右边是包含16个段的量化器，而左边是采样时钟系统的模拟电路。将它们组合起来，连接两个电路的桥梁是芯片布线产生的Lp和Cp。

                                    图3: 简化EV12DS460A的输入驱动

　　为了支持6到7Gsp的采样率，时钟源的抖动要低，瞬变时间要短。当6Gsps采样率时，时钟周期只有166ps。保证干净、快速的瞬变是确保快速量化和采样的重中之重。但是，在这个设计中，相对高的量化器满量程电流被设置成20mA。为了快速驱动，需要一个复杂的驱动器，包含差分对和输出电路，其输出阻抗非常低。

　　对于这个驱动器电路，输出阻抗Zout可以表示为：

　　Zout = (1/gm + Rbb + Rg)/Beta(f), 这里 gm 是晶体管跨导 (1/gm=1,25 ohms), Rbb 是输出阻抗, Rg 是差分对的输出阻抗， Beta(f)是三极管的动态电流增益和频率之间的关系。

　　考虑到B7HF200工艺的指标(截止频率 fT = 200 GHz), 20GHz时的电流增益Beta(f) 等于10。同时，极低的双极型晶体管的固有基极阻抗使Rbb 为25欧姆。

　　Rg 也应当是越小越好，但是其不能太小，以避免过多地增大偏置电流，导致功耗变大。大约50欧姆是比较合适的值。

　　，初步估算的输出阻抗是：  Zout = (1.25 + 25+ 50)/10 = ~ 7.5 ohms. 低输出阻抗是器件快速工作的关键。

　　为了维持输出缓冲的300mV的脉冲幅度，需要用300mV驱动50欧姆的终端 (300mV/50 = 6mA)。 Rg 的进一步优化会略微改善阻抗，但其代价是更高的功耗。将 Rg减半，偏置电流会上升到12mA。

　　减少线长，保证DAC的稳定性

　　下面将讨论线长的重要性和它对高速设计的寄生效应的影响。上述设计的每一个量化器段都只有50μm宽，所以16段的总信号线长是800 μm (16 x 50 μm)。减少线长是非常有用的。

　　EV12DS460A的全局时间常数与如下三个因数有关：

　　1. 动态负载电容 (CL) 大约是 0.5 pF (CL=gm.Tf with gm = ΔI/ΔV = ~ 20mA/25mV .Tf 晶体管前向瞬变时间 = 0.8 ps)

　　2. 金属信号线的被动寄生电容(CP)大约是0.5 pF

　　3. 金属信号线的被动寄生电感 (LP)大约是 50 pH

　　在坏的条件下，全局时间常量ΣT可根据下式计算：

　　ΣT = Zout.CL + Zout.CP + LP/Zout, so ΣT = 7.5?. 0.5pF + 7.5 ?.500fF + 50pH/7.5 ? = 3.75 ps + 3.75 ps + 6.66 ps = ~14 ps

　　这个时间常量与DAC数据的35ps上升和下降时间 (tr/tf)有关。而且，在这一层级上，tr/tf 分别表示整个时钟周期(166ps)的少于20%的时间，其能产生足够快的时钟边沿，支持10GHz的初步带宽估算，达到DAC的设计目标。

　　在初步的估算之外，我们使用一些特别的技术保证DAC的动态稳定性。我们实现过冲(+4%)和回弹(-2%)的性能。B7HF200工艺提供低阻抗的镀铜技术，帮助进一步调节和改善芯片的关键节点。由此产生的优异的性能（纯净的6GHz采样）在图4中以阶跃响应的形式表示。

                             图4: 加负载后30ps上升时间的阶跃响应

　　通过输出脉冲整形提高动态性能

　　我们提供四种输出脉冲整形模式（NRZ, NRTZ, RTZ, RF)以帮助系统设计师根据特定的输出频带裁剪DAC的动态响应性能，从而使设计更加便利。大多数的量化器畸变与开关瞬变有关。任何开关的毛刺都会叠加在的输出信号上（图5）。如果能够移除这些毛刺，输出的频谱纯净度将大大提高。

                  图5: DAC 脉冲整形的概念图和NRTZ、RF模式的扩展波形

为了实现上述的脉冲整形，我们在每个瞬变环节的边缘之前强制把DAC输出截止为0，可以在NRTZ和RF模式的图中看到输出的波形。脉冲整形通过3线串行接口控制，其有两个用户可控的参数：整形脉冲宽度（RPW）和整形脉冲中心（RPB)。如果所有的毛刺都被移除，脉冲中心必然与瞬变边缘的中心一致。注意，这种技术牺牲了少量的输出信号强度（与RPW定义的区域有关）。

特性曲线（图6）表明脉冲整形带来的优势。这些数据展示了两种RPW设置（如果您对信号偏置不了解，请阅读这里）时横跨8个奈奎斯特区间的高达27GHz (采样率fs = 6 & 7Gsps)的频谱。注意采样率的提高显著地扩展了典型的SINC (sin(x)/x) DAC 输出特性曲线。

          图6: 两种脉冲整形模式下DAC EV12DS460的输出功率谱 (采样率 6/7Gsps)

　　由于波形整形（H3从-57dBm提到到-69dBm)，三次谐波的性能提高了+12dB，极大地提高了DAC的性能。为了对比，我们在6Gsps采样率，Fout = 2940MHz的条件下使用有波形整形（NRTZ模式）和无波形整形（NRZ模式）产生如下的频谱（图7）。在NRTZ模式下，波形整形带来的性能提升非常明显。

          图7: 6 GSps，Fout = 2940MHz时的单音频谱，有波形整形和无波形整形

实测的性能

输出3dB带宽7GHz，采样率6Gsps保证产生3GHz的瞬时带宽。有用的输出功率在X波段非常明显（图8a）。曲线表示一个第四奈奎斯特区间的11950MHz的单音载波，SFDR为50dBc。这里4次谐波主导SFDR。这个载波频谱是仔细选择的，为了在X波段的边沿，使谐波信号更容易被观察到，因为它们以自然的谐波顺序出现。

如果提高载波频率到K波段（图8），信号参考设置为在第8奈奎斯特区间的23950MHz，2次谐波主导SFDR（-36.5dBc) 。显然，谐波的纯净度有明显提高。

                              图8: 11950 MHz 和 23950 MHz 处的SFDR

　　这些图线还包含着其他突出的性能指标。每张图里都展示了中频点的非谐波杂散。这些杂散与DAC 4:1输入多路复用器的不完全混合信号抑制有关。这些杂散的峰值在-80dBm，相当好。DAC的底噪大约接近-110dBm。

　　在实验室里使用单音或多音的信号测试数据转换器并不困难。这些测试的结果并不能完全表明DAC的性能。当今的数据通信系统在大块带宽上部署复杂的模块，所以我们需要更有效的宽带测试方法。这时噪声功率比(NPR)非常有用。它在一个较宽的带宽上测试DAC，能表明信号如何包含多个非相干窄带频率，以及它们在被DAC混合之时如何互相影响和互相干涉。显然，一款NPR指标接近理想n-bit器件的NPR指标的DAC是非常的宽带器件。

　　NPR测试通常由一组高斯噪声功率密度的数字谱实现。对这个数字谱在频域使用（数字）陷波滤波器将在感兴趣的带宽内得到一个“安静”的区域。然后把这个数字谱发送给DAC，NPR的值通过计算陷波内外的功率密度比的平均值得出。对于一个理想的DAC，陷波内的信号功率只和量化噪声有关。而对于现实的DAC，量化噪声由热噪声、时钟抖动带来的噪声和通道间交调带来的噪声有关。

　　这款器件的宽带NPR如下图（图9）所示。7Gsps的采样率带来3.150GHz的合成带宽。NPR是42.6dB，等效的有效位数(ENOB)为8.6。注意NPR的平坦度一直到3325MHz的位置都相当好。

                          图9: 3.15 GHz带宽，30MHz陷波的宽带NPR

    图10中的第二个NPR特性在22GHz的范围内复制了3.150/2.700GHz的NPR谱。这时DAC的采样率为7/6Gsps，工作模式是RF模式。这些图线表明提高采样率带来的优势之一。它不仅影响DAC产生的瞬时带宽，还扩展了高奈奎斯特区间的SINC特性和输出功率。

      图 10:多奈奎斯特区间的重复的NPR谱 —— 7Gsps时K波段的NPR有明显提高

　　其他的DAC

　　德州仪器近有一款14bit 8.9Gsps RF DAC，使用40nm CMOS工艺，支持4G LTE的应用。它的SFDR在8.9Gsps（Fout = 4300MHz）时是50dBc[3]。虽然这款DAC可以支持8.9Gsps的采样率，但是没有任何超过4300MHz的测试数据，而绝大多数的微波频段都超过4300MHz。

　　Analog Devices公司也在开发一款11/16bit, 12Gsps的DAC (AD9161/AD9162)，其RF模式（也叫作混合模式）下的采样率能达到12Gsps。在RF模式下，因为每半个时钟周期数据会反向，似乎DAC在以12Gsps的采样率采样。而对于RF模式下的EV12DS460A （图5），数据反向被没有被考虑进标称的采样率（6Gsps）。因此，EV12DS460A和AD9161/62的采样率是相同的。这一点也可以由3GHz的瞬时带宽证明。

　　Analog Devices的器件在前两个奈奎斯特区间的的SFDR是65dBc (Fclock = 5Gsps, Fout = 4000MHz）。但是，其性能在超过7500MHz的位置急剧下降。输出功率在Fout = 7500MHz时只有 -66dBm，因此它无法在X波段和K波段很好地工作。

　　结语

　　EV12DS460的发布给微波工程师带来一款带宽从DC一直到K波段频率的宽带DAC。虽然这款器件并不是的Gsps采样率的DAC，但是如同上文所述，它是款合成带宽跨多个奈奎斯特区域，同时保持的频谱纯度的DAC。它为全新的毫米波应用开拓了一个激动人心的新领域。