RF信号源低相位噪声及高速频率切换的共存设计

接收机质量和测试仪速度的提高对信号发生器性能提出了更为严苛的要求。随着频谱日益拥挤，通信行业必须开发新的调制技术，提高组件测试速度和性能及生产能力。因此，现在比以往更加需要经济高效的高质量信号源解决方案。

和汽车到手机的演变类似，信号发生器的性能不断提高而价格却日益走低，客户和消费者不断要求获得更多的功能和性能且希望价格更低。

RFIC 设计和手机生产测试要求信号源降低相噪，加快频率切换速度，这种要求通常来说是矛盾的。因此一般而言，性能优化往往只能针对其中一种要求或另一种要求，很少能够同时满足两种要求。Aeroflex S-Series信号发生器采用了具有特点的频率合成器设计［图1］同时优化两方面的性能，在频率切换时间小于100 μs的同时，1 GHz典型相噪低至-135 dBc/Hz，频偏20-kHz ［图2］。

现代器件技术的进步实现了频率合成器设计的小型化和简单化，与前代产品相比，其尺寸和成本都有大幅的下降。在信号发生器体积更小、重量更轻的同时，其功能还可以随着产品的发展不断进行扩展。本文重点介绍这种频率合成器的设计原理及其对输出信号带来的影响。

多环频率合成器

多环频率合成器设计具有更宽的频率范围 （高达6 GHz）和极高的频率分辨率。这种特殊设计［图2］采用两个锁相环 （PLL）。一个提供可按粗调步长在所需范围内进行步进调整的高频、低噪声 RF 信号。直接数字频率合成器 （DDS） 提供可在粗调步长内内插进行精密频率分辨的低频信号。两种信号输入第二个 PLL 生成终输出信号。

低噪声高频信号源

尽管声表面波 （SAW） 振荡器一直是 1GHz 频段低噪声信号源，但采用倍增大功率 VHF 晶振仍是的方法。问题是高频晶振可以降低噪声，但会加大内插步长难度，低频晶振可以缩小步长，但会造成噪声成倍增加。为了解决这种矛盾，采用135MHz晶振和小数乘法器，信号频率范围967 MHz到1350 MHz，步长22.5 MHz，与 22.5MHz 晶振相比，采用135MHz晶振时本底噪声可改善16 dB。

晶振设计人员面临相互矛盾的要求。良好相位噪声需要大功率，缩小调谐范围。受测试仪生命周期晶振老化的影响，压控晶体振荡器 （VCXO） 锁定特定频率需要小功率和较宽的调谐范围。解决办法是采用大功率振荡器降低噪声，以数字方式处理晶振老化。135MHz晶振是 10MHz标准参考频率相位比较振荡器，可产生的频率输出。内插频率合成器动态编程实时修正频偏。

内插频率合成器

内插频率合成器高频信号调谐范围11.25 MHz至内插22.5MHz。输出环路可加减频率，因此所需范围仅为粗调步长的一半。这种内插频率合成器的其他基本功能包括：

精密 0.01Hz 合成器分辨率范围可倍增到 6 GHz，

偏置 VCXO 额定频率偏差

应用宽频带 FM。

720MHz 压控声表面波振荡器 （VCSO） 是10MHz 基准频率锁相振荡器，用作DDS时钟。频率合成器生成非调制 CW 时，通过增加 720MHz 信号，进一步降低 DDS 输出已经很低的假信号，滤除低频微小偏差。这种情况下，频率范围为 22.5 MHz 至33.75 MHz。当需要频率合成器生成宽频偏 FM 信号时，额定内插频率范围由33.75 MHz 变为 45 MHz，内插信号可在 ±10 MHz 范围内浮动，实现宽频偏。DDS 输出用于直接将频率范围由 23.75 MHz （33.75 MHz - 10 MHz） 变为 55 MHz （45 MHz + 10 MHz）。

输出加法环路

输出环路将两个低噪声信号相加。本底低噪声压控振荡器 （VCO） 额定频率范围500 MHz至 667 MHz 增加一倍，达到 1000 MHz 至 1333 MHz。这个信号与低噪声高频信号混合。然后，利用差频对内插信号进行相位比较。鉴相器输出经低通滤波后，通过反馈控制 VCO 构成完整的 PLL。

倍频程频率合成器一般采用 VCO 库覆盖输出范围，因为低噪声倍频程调谐范围不是直接完成的。为实现所需调谐范围，可将 1/3倍频程 VCO 放大3、4或5倍覆盖一个倍频程。

这种乘法器采用噪声低于以前设计的方法。1000MHz 至 1333MHz 信号可再放大一倍，达到 VCO 频率的4倍。这个信号可用来直接生成4倍输出，或与本底 VCO 信号混合生成3倍和5倍 VCO 频率。可调带通滤波器选择上、下边带。这种采用倍增器加混频器的方法可保证整个倍增频率范围内的噪底低于采用其他方法。

快速频率切换的实现及其设计

实现 100 μs 内完成频率转换，同时保持低噪声进一步提出了许多挑战。频率合成器至预调 VCO 和频率可调变容二极管带通滤波器存在多处模拟电压。足以灵活地在几微秒内完成电压调谐，且保持噪声低于几毫微伏，切换后无飘移是相互矛盾的要求。我们的方法是严格筛选并选择低噪声 DAC、带宽可变无源滤波器和介电吸收系数低的滤波器电容。

小数乘法器和输出加法环路中的 PLL 采用基于混频器的鉴相器。虽然本底噪声很低，但它们的缺点是捕获范围有限，这是保证 PLL 环路带宽的必要条件。搜索振荡器等传统锁相方法对于这种应用来说速度太慢。当粗调预设相位将 VCO 频率调整到正确范围后，可在锁相之前采用数字鉴相技术 （已申报） 调整 VCO。FPGA 比较鉴相器两个信号的频率，通过修改预设电压将 VCO 调整到正确频率。

由于 PLL 带宽为 200 kHz，当 VCO 极为接近锁定时，可以非常迅速锁定设定频率，频率设定可达到 100 μs 的 0.1 ppm。1-GHz 载波频率的误差范围仅为 100 Hz。

频率调制

频率合成器采用标准两点调制生成宽频带、宽频偏调制。FM 系统可利用先进的低成本数字处理技术设置整个 FM 增益，匹配两个内部校准通道的增益和延迟。调制信号可同时加给输出 VCO 和内插频率合成器。由于同时变化，输出 PLL 在鉴相器处无误差。AC 和 DC 输入耦合，以及相位调制也可以采用数字化方式处理。

结束语

频率合成器利用模拟和数字组合技术实现设计目标，使 Aeroflex S-Series信号发生器具有优异的性能，充分体现了 Aeroflex 产品线几十年来不断推动信号发生器技术进步的显著特点。